ZHCSQT2B March   2024  – November 2024 ADS127L14 , ADS127L18

PRODMIX  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 参数测量信息
    1. 6.1  失调电压误差测量
    2. 6.2  温漂测量
    3. 6.3  增益误差测量
    4. 6.4  增益漂移测量
    5. 6.5  NMRR 测量
    6. 6.6  CMRR 测量
    7. 6.7  PSRR 测量
    8. 6.8  SNR 测量
    9. 6.9  INL 误差测量
    10. 6.10 THD 测量
    11. 6.11 IMD 测量
    12. 6.12 SFDR 测量
    13. 6.13 噪声性能
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入（AINP、AINN）
        1. 7.3.1.1 输入范围
      2. 7.3.2 基准电压（REFP、REFN）
        1. 7.3.2.1 基准电压范围
      3. 7.3.3 时钟运行
        1. 7.3.3.1 时钟分频器
        2. 7.3.3.2 内部振荡器
        3. 7.3.3.3 外部时钟
      4. 7.3.4 上电复位 (POR)
      5. 7.3.5 VCM 输出电压
      6. 7.3.6 GPIO
      7. 7.3.7 调制器
      8. 7.3.8 数字滤波器
        1. 7.3.8.1 宽带滤波器
        2. 7.3.8.2 低延迟滤波器 (Sinc)
          1. 7.3.8.2.1 Sinc4 滤波器
          2. 7.3.8.2.2 Sinc4 + Sinc1 级联滤波器
          3. 7.3.8.2.3 Sinc3 滤波器
          4. 7.3.8.2.4 Sinc3 + Sinc1 滤波器
    4. 7.4 器件功能模式
      1. 7.4.1  复位
        1. 7.4.1.1 RESET 引脚
        2. 7.4.1.2 通过 SPI 寄存器进行复位
        3. 7.4.1.3 通过 SPI 输入模式进行复位
      2. 7.4.2  空闲和待机模式
      3. 7.4.3  断电
      4. 7.4.4  速度模式
      5. 7.4.5  同步
        1. 7.4.5.1 同步控制模式
        2. 7.4.5.2 启动/停止控制模式
      6. 7.4.6  转换开始延迟时间
      7. 7.4.7  校准
        1. 7.4.7.1 偏移校准寄存器
        2. 7.4.7.2 增益校准寄存器
        3. 7.4.7.3 校准过程
      8. 7.4.8  数据平均
      9. 7.4.9  诊断
        1. 7.4.9.1 ERROR 引脚和 ERR_FLAG 位
        2. 7.4.9.2 SPI CRC
        3. 7.4.9.3 寄存器映射 CRC
        4. 7.4.9.4 ADC 误差
        5. 7.4.9.5 SPI 地址范围
        6. 7.4.9.6 SCLK 计数器
        7. 7.4.9.7 时钟计数器
        8. 7.4.9.8 帧同步 CRC
        9. 7.4.9.9 自检
      10. 7.4.10 帧同步数据端口
        1. 7.4.10.1  数据包
        2. 7.4.10.2  数据格式
        3. 7.4.10.3  STATUS_DP 标头字节
        4. 7.4.10.4  FSYNC 引脚
        5. 7.4.10.5  DCLK 引脚
        6. 7.4.10.6  DOUTx 引脚
        7. 7.4.10.7  DINx 引脚
        8. 7.4.10.8  时分多路复用
        9. 7.4.10.9  菊花链
        10. 7.4.10.10 DOUTx 时序
    5. 7.5 编程
      1. 7.5.1 硬件编程
      2. 7.5.2 SPI 编程
        1. 7.5.2.1 片选 (CS)
        2. 7.5.2.2 串行时钟 (SCLK)
        3. 7.5.2.3 串行数据输入 (SDI)
        4. 7.5.2.4 串行数据输出 (SDO)
      3. 7.5.3 SPI 帧
      4. 7.5.4 命令
        1. 7.5.4.1 写入寄存器命令
        2. 7.5.4.2 读取寄存器命令
      5. 7.5.5 SPI 菊花链
  9. 8 寄存器映射
  10. 9 应用和实施
    1. 9.1 应用信息
      1. 9.1.1 输入驱动器
      2. 9.1.2 抗混叠滤波器
      3. 9.1.3 基准电压
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
      1. 9.3.1 AVDD1 和 AVSS
      2. 9.3.2 AVDD2
      3. 9.3.3 IOVDD
      4. 9.3.4 CAPA 和 CAPD
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 机械数据

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.4.10.5 DCLK 引脚

DCLK 引脚是从 DOUTx 引脚移出转换数据的帧同步端口位时钟输出信号。数据在 DCLK 下降沿更新并在 DCLK 上升沿读取。

DCLK 频率由可编程分频器从时钟输入信号获得。有关 CLK 和 DCLK 分频器的详细信息，请参阅时钟运行 部分。DCLK 信号频率必须足以在一个转换周期内发送数据，否则数据将丢失。方程式 22 显示了如何计算最小 DCLK 频率。

方程式 22. fDCLK ≥ fDATA · TDM ratio · Data Packet Size

其中：

  • fDATA = 数据速率 (Hz)。
  • TDM 比率 = 1（八个数据通路）、2（四个数据通路）、4（两个数据通路）、8（一个数据通路）。
  • 数据包 = 通道数据包中的位数（16、24、32 或 40 位）。

例如，在 fDATA = 200kSPS、TDM 比率 = 2（四个数据通路）和 40 位数据包的情况下，最小 DCLK 频率 = 200kHz · 2 · 40 = 16MHz。DCLK 可以高于所需的最小值，在这种情况下，数据包位之后出现的额外位将被忽略。

当器件在菊花链模式下运行时，fDCLK 公式中的 TDM 比率将乘以菊花链中的器件数。

表 7-20 显示了 CLK 和 DCLK 频率的其他示例。可使用 DCLK 和 CLK 分频器，根据速度模式、数据速率、TDM 因子和数据包大小提供所需的 ADC 和 DCLK 时钟频率。

表 7-15 DCLK 频率示例
速度模式 数据速率
(kSPS)		 TDM 比率 数据包大小 DCLK 最小值
(MHz)		 CLKIN 输入
(MHz)		 CLK 分频器(1) ADC 时钟
(MHz)		 DCLK 分频器(1) DCLK 实际值 (MHz)
最大 1365.3 2 24 65.536 65.536 2 32.768 1 65.536
最大 512 1 24 12.288 32.768 1 32.768 2 16.384
最大 512 4 24 49.152 65.536 2 32.768 1 65.536
高 400 4 24 38.400 51.200 2 25.600 1 51.200
中 200 4 40 32.000 38.400 3 12.800 1 38.400
低 50 8 40 16.000 25.600 8 3.200 1 25.600
(1) 在菊花链运行模式下需要将 CLK 和 DCLK 分频器编程为 1 分频选项。