TSW14DL3200EVM 适用于通过 DAC12DL3200EVM 和 ADC12DL3200EVM 进行的即插即用型评估。这为基于 LVDS 的低延迟 DAC 发送器或 ADC 接收器（或者同时针对两者）提供了原型设计或测试功能。

TI 采用两种方法来测量 DAC12DL3200 器件的总体端到端延迟。

方法 1：图 1-2 展示了这种方法，其中测试信号馈送到 ADC12DL3200 器件的前端，样本由 FPGA 提取和采集。然后，将这些样本转发至 DAC12DL3200，后者生成输出信号（输入测试信号的延迟版）。Xilinx UltraScale 的 IO 体系结构以牺牲低延迟性能来换取吞吐量，实现了超高速数据速率。位速率超过 1.2Gbps 时，FPGA 中的 SERDES 块实现异步时钟域交叉（在 ADC 和 DAC 端）。此外，ADC 数据通道和 FPGA 中接收 SERDES 块的输出之间可能存在数据偏差。这可以通过在 FPGA 内部增加缓冲层来补偿。这些域交叉的总和以及数据排序相关的延迟将产生 285ns 的端到端延迟。其中，DAC12DL3200 大约产生 6ns 的延迟（请参阅数据表规格），而 ADC12DL3200 增加了大约 8ns 的延迟。其余延迟来自使用的 FPGA 逻辑。

方法 2：为了通过 FPGA 最大限度地降低延迟并真实地表示数据转换器的延迟，我们创建了一种简化设置，将 FPGA 用作组合直通器件。FPGA 逻辑只将 ADC 的 MSB 输出（通过 FPGA）传递到 DAC 的 MSB 输入。FPGA 不对信号进行任何重新定时，以避免时钟域交叉导致的任何非确定性延迟。使用此设置，测得的 ADC12DL3200 + FPGA + DAC12DL3200 + 器件 EVM 路由的合计延迟为 32.8ns。