Produktdetails

Number of outputs 10 Additive RMS jitter (typ) (fs) 40 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -55 to 125 Rating Space Output type LVPECL Input type CML, LVDS, LVPECL, SSTL
Number of outputs 10 Additive RMS jitter (typ) (fs) 40 Core supply voltage (V) 3.3 Output supply voltage (V) 3.3 Output skew (ps) 50 Operating temperature range (°C) -55 to 125 Rating Space Output type LVPECL Input type CML, LVDS, LVPECL, SSTL
CFP (HFG) 36 82.410084 mm² 9.078 x 9.078
  • Distributes One Differential Clock Input Pair LVPECL to 10 Differential LVPECL
  • Fully Compatible With LVECL and LVPECL
  • Supports a Wide Supply Voltage Range From 2.375V to 3.8V
  • Selectable Clock Input Through CLK_SEL
  • Low-Output Skew (Typical 15ps) for Clock-Distribution Applications
    • Additive Jitter Less Than 1ps
    • Propagation Delay Less Than 355ps
    • Open Input Default State
    • LVDS, CML, SSTL input Compatible
  • VBB Reference Voltage Output for Single-Ended Clocking
  • Frequency Range From DC to 3.5GHz
  • Supports Defense, Aerospace, and Medical Applications
    • Controlled Baseline
    • One Assembly and Test Site
    • One Fabrication Site
    • Available in Military (–55°C to 125°C) Temperature Range (1)
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability

(1)Custom temperature ranges available.

  • Distributes One Differential Clock Input Pair LVPECL to 10 Differential LVPECL
  • Fully Compatible With LVECL and LVPECL
  • Supports a Wide Supply Voltage Range From 2.375V to 3.8V
  • Selectable Clock Input Through CLK_SEL
  • Low-Output Skew (Typical 15ps) for Clock-Distribution Applications
    • Additive Jitter Less Than 1ps
    • Propagation Delay Less Than 355ps
    • Open Input Default State
    • LVDS, CML, SSTL input Compatible
  • VBB Reference Voltage Output for Single-Ended Clocking
  • Frequency Range From DC to 3.5GHz
  • Supports Defense, Aerospace, and Medical Applications
    • Controlled Baseline
    • One Assembly and Test Site
    • One Fabrication Site
    • Available in Military (–55°C to 125°C) Temperature Range (1)
    • Extended Product Life Cycle
    • Extended Product-Change Notification
    • Product Traceability

(1)Custom temperature ranges available.

The CDCLVP111-SP clock driver distributes one differential clock pair of LVPECL input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP111-SP can accept two clock sources into an input multiplexer. The CDCLVP111-SP is specifically designed for driving 50Ω transmission lines. When an output pin is not used, leaving the pin open is recommended to reduce power consumption. If only one of the output pins from a differential pair is used, the other output pin must be identically terminated to 50Ω.

The VBB reference voltage output is used if single-ended input operation is required. In this case, the VBB pin must be connected to CLK0 and bypassed to GND using a 10nF capacitor.

For high-speed performance, the differential mode is strongly recommended.

The CDCLVP111-SP is characterized for operation from –55°C to 125°C.

The CDCLVP111-SP clock driver distributes one differential clock pair of LVPECL input, (CLK0, CLK1) to ten pairs of differential LVPECL clock (Q0, Q9) outputs with minimum skew for clock distribution. The CDCLVP111-SP can accept two clock sources into an input multiplexer. The CDCLVP111-SP is specifically designed for driving 50Ω transmission lines. When an output pin is not used, leaving the pin open is recommended to reduce power consumption. If only one of the output pins from a differential pair is used, the other output pin must be identically terminated to 50Ω.

The VBB reference voltage output is used if single-ended input operation is required. In this case, the VBB pin must be connected to CLK0 and bypassed to GND using a 10nF capacitor.

For high-speed performance, the differential mode is strongly recommended.

The CDCLVP111-SP is characterized for operation from –55°C to 125°C.

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Technische Dokumentation

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Design und Entwicklung

Weitere Bedingungen oder erforderliche Ressourcen enthält gegebenenfalls die Detailseite, die Sie durch Klicken auf einen der unten stehenden Titel erreichen.

Evaluierungsplatine

CDCLVP111EVM-CVAL — CDCLVP111-SP-1:10-LVPECL-Taktgeber – Evaluierungsmodul

Das CDCLVP111-SP-EVM ermöglicht das Testen und Validieren des Taktverteilungspuffers CDCLVP111 mithilfe eines keramischen technischen Modells (EM).
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Simulationsmodell

CDCLVP111 IBIS Model Version 2.0 (Rev. B)

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CLOCK-TREE-ARCHITECT — Programmiersoftware Clock Tree Architect

Der Taktbaum-Architekt ist ein Taktbaum-Synthesetool, das Ihren Designprozess optimiert, indem es Taktbaumlösungen auf der Grundlage Ihrer Systemanforderungen erzeugt. Das Tool zieht Daten aus einer umfangreichen Datenbank von Taktgeberprodukten, um eine Multi-Chip-Taktlösung auf Systemebene zu (...)
Designtool

PLLATINUMSIM-SW PLL loop filter, phase noise, lock time, and spur simulation tool

PLLATINUMSIM-SW is a simulation tool that allows users to create detailed designs and simulations of our PLLatinum™ integrated circuits, which include the LMX series of phase-locked loops (PLLs) and synthesizers.

Unterstützte Produkte und Hardware

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Simulationstool

PSPICE-FOR-TI — PSpice® für TI Design-und Simulationstool

PSpice® für TI ist eine Design- und Simulationsumgebung, welche Sie dabei unterstützt, die Funktionalität analoger Schaltungen zu evaluieren. Diese Design- und Simulationssuite mit vollem Funktionsumfang verwendet eine analoge Analyse-Engine von Cadence®. PSpice für TI ist kostenlos erhältlich und (...)
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TIDA-010191 — Referenzdesign für weltraumtaugliche Mehrkanal-Taktung mit JESD204B 15 GHz

Phased-Array-Antennen und digitale Strahlformung sind Schlüsseltechnologien, die die Leistung zukünftiger Radarsysteme für die Raumfahrt und die Breitband-Satellitenkommunikation steigern werden. Im Gegensatz zu analoger Strahlformung erfordert digitale Strahlformung in der Regel einen Satz von (...)
Design guide: PDF
Gehäuse Pins CAD-Symbole, Footprints und 3D-Modelle
CFP (HFG) 36 Ultra Librarian

Bestellen & Qualität

Beinhaltete Information:
  • RoHS
  • REACH
  • Bausteinkennzeichnung
  • Blei-Finish/Ball-Material
  • MSL-Rating / Spitzenrückfluss
  • MTBF-/FIT-Schätzungen
  • Materialinhalt
  • Qualifikationszusammenfassung
  • Kontinuierliches Zuverlässigkeitsmonitoring
Beinhaltete Information:
  • Werksstandort
  • Montagestandort

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