2 航天电子设计格局

航天电子设计格局受到若干关键环境与材料因素的影响，在为任何任务（无论是低成本 LEO 星座，还是长寿命 MEO、GEO 或深空探测器）选择元件时，都必须考虑这些因素。

抗辐射能力高度依赖于工艺。即使是采用相同半导体工艺节点制造的器件，其辐射响应也可能表现出巨大差异，因为电路拓扑和所使用具体模块的不同会影响敏感性。此外，许多关于耐辐射能力的笼统说法具有误导性。虽然 65nm 工艺通常被认为对单粒子闩锁 (SEL) 免疫，但这种免疫仅适用于低压（约 1.1V 及更低）电路。如果产品包含更高电压模块，这些部分更有可能对 SEL 敏感。而且，外延 (epi) 或绝缘体上硅 (SOI) 基板的存在并不能自动保证 CMOS 器件的 SEL 免疫能力。对于大多数 CMOS 产品而言，epi 基板对 SEL 敏感性的影响甚微，而 SOI 仅在场氧化物（浅沟槽隔离）完全贯穿有源层并延伸至埋氧层时，才能提供单粒子闩锁保护1。此外，抗辐射能力并非晶圆厂中的标准控制参数。批次之间钝化层厚度或化学计量配比的微小变化，都可能导致总电离剂量 (TID) 耐受能力的剧烈波动；一个批次也许能承受 100krad (Si)，而同一晶圆厂的另一批次在仅 10krad (Si) 下就失效了。因此，辐射批次验收测试 (RLAT) 对于任何用于航天的器件都至关重要。因此，可靠的认证需要一套全面的测试方案，包括用于单粒子效应 (SEE) 的重离子测试、位移损伤 (DD) 测试，以及表征累积剂量性能的总电离剂量 (TID) 测试。

极端温度是另一项重大挑战。航天器会经历大范围的温度波动，其设计需要覆盖约 –55°C 至 +125°C 的工作范围，才能实现稳定运行。这一范围远宽于典型的商用（0°C 至 +70°C）或汽车 3 级（–40°C 至 +85°C）标准。许多 COTS 和汽车级器件仅在其有限的商用限值内得到保证，因此必须在整个温度范围内对其进行评估，以确保在太空中的可靠性能。

锡须风险源于许多对成本敏感的 COTS 和汽车级器件上常见的纯锡 (Sn) 端子 (图 2-1)。在太空热机械应力的作用下，锡须会生长，导致相邻引脚间短路，或在锡须断裂并接触到其他电路时引发间歇性短路。尽管保形涂层能实现一定的缓解，但这些涂层并不能消除风险。因此，可靠的航天设计会避免使用纯锡镀层，而是采用锡铅合金、镍钯金 (Ni-Pd-Au) 镀层或抑制锡须形成的类似端子。

键合线材料的考量同样会影响可靠性。首选金 (Au) 键合线，因为其温度系数低且耐腐蚀，在反复热循环下具有更好的性能。为降低成本，铜 (Cu) 键合线的使用日益增多，但这些线材需要更严格的工艺控制。铜线的温度系数较高，在快速温度循环（LEO 中的常见情况）中更容易出现颈缩断裂失效。在恶劣的太空环境中，金键合线仍是最大限度减少键合完整性失效的首选。

塑料释气与水分吸收也会带来更多隐患。塑封器件的封装材料通常是有机塑封料，在暴露于真空和极端温度时，这些材料既会吸收水分，又会释放出挥发性有机物质。吸收的水分会降低封装的介电强度，可能导致过早失效，而释出的污染物则可能凝结在附近元件上（尤其是光学器件、图像传感器和高阻抗电路），进而降低这些元件的性能和可靠性。

选用由低释气材料（总质量损失 (TML) 低于 1%，收集的可凝挥发物 (CVCM) 低于 0.1%）制成的封装，并使这些封装经受长时间烘烤和认证测试，可以缓解这些风险 (1)。

综上所述，这些考量构成了全面的危害分析总结。辐射危害（TID、SEE 和 DD）要求器件已针对特定工艺进行了表征，通过了 RLAT 验证，并可能需要辅以屏蔽或降额设计。极端温度要求元件额定工作范围为 –55°C/+125°C，并在全温度范围内进行验证。锡须问题通过避免纯锡端子，转而采用合金或电镀层来解决。键合线可靠性则通过选用金线来保持，或者若使用铜线，则需执行严格的工艺控制和寿命测试。最后，释气和水分吸收问题通过选择低 TML 和 CVCM 的塑封化合物，并执行适当的烘烤和认证程序来缓解。

这些通用考量因素构成了航天电子设计格局的基石，并为整个任务谱系（从商业 LEO 星座到长寿命的 MEO、GEO 及深空探测器）中的元件选择提供了指导，无论这些元件是经过升级筛选的 COTS，还是完全通过航天认证的元件。