ZHCUD52 July   2025

 

  1.   1
  2.   说明
  3.   资源
  4.   特性
  5.   应用
  6.   6
  7. 1系统说明
    1. 1.1 主要系统规格
  8. 2系统概述
    1. 2.1 方框图
    2. 2.2 设计注意事项
    3. 2.3 重点产品
      1. 2.3.1 TPS7H5006-SEP
      2. 2.3.2 TPS7H6025-SEP
      3. 2.3.3 TPS7H1111-SEP
      4. 2.3.4 TPS7H4010-SEP
      5. 2.3.5 TPS73801-SEP
      6. 2.3.6 TPS7H3302-SEP
      7. 2.3.7 TPS7H3014-SEP
      8. 2.3.8 TPS7H2221-SEP
      9. 2.3.9 SN54SC6T14-SEP
  9. 3系统设计原理
    1. 3.1 0V8 分立式降压稳压器 (VCCINT)
      1. 3.1.1 VCCINT 负载阶跃
    2. 3.2 降压稳压器（集成）
      1. 3.2.1 1V2
      2. 3.2.2 1V2_VCCO
      3. 3.2.3 1V2_MEM
      4. 3.2.4 2V5_DDR_VPP
      5. 3.2.5 3V3_VCCO
    3. 3.3 线性稳压器
      1. 3.3.1 DDR 终端
      2. 3.3.2 0V92
      3. 3.3.3 1V5_GTY
      4. 3.3.4 1V5
      5. 3.3.5 5V0_SYS
    4. 3.4 时序控制
      1. 3.4.1 TPS7H3014-SP 序列发生器
      2. 3.4.2 TPS7H2221-SEP 放电电路
      3. 3.4.3 VCCINT 放电电路
  10. 4硬件、测试要求和测试结果
    1. 4.1 硬件要求
    2. 4.2 测试设置
    3. 4.3 测试结果
      1. 4.3.1 分立式降压稳压器 (VCCINT)
        1. 4.3.1.1 0V8
      2. 4.3.2 降压稳压器（集成）
        1. 4.3.2.1 1V2
        2. 4.3.2.2 1V2_VCCO
        3. 4.3.2.3 1V2_MEM
        4. 4.3.2.4 2V5_DDR_VPP
        5. 4.3.2.5 3V3_VCCO
      3. 4.3.3 线性稳压器
        1. 4.3.3.1 0V6_VTT
        2. 4.3.3.2 0V92
        3. 4.3.3.3 1V5_GTY
        4. 4.3.3.4 1V5
        5. 4.3.3.5 5V0_SYS
  11. 5设计和文档支持
    1. 5.1 设计文件
      1. 5.1.1 原理图
      2. 5.1.2 BOM
      3. 5.1.3 布局图
    2. 5.2 文档支持
    3. 5.3 支持资源
    4. 5.4 商标
  12. 6作者简介

1.1 主要系统规格

表 1-1 中列出的系统中的电源轨均由称为 12V0_SYS 电源轨的 12V 输入供电。

表 1-1 Versal™ Edge 和 DDR4 规范
电源轨序列 电源轨名称(1) Versal Edge 引脚，DDR 供电 电源轨电流 直流精度 交流精度 综合精度(2) 负载阶跃 器件
0(3) 5V0_SYS – – – – – – TPS73801-SEP
1 3V3_VCCO

HDIO（302 组）

PSIO（50x 组）

 4A ±1% -5%，+3% -6%，+4% 10A/μs 时为 4A TPS7H4010-SEP
2V5_DDR_VPP DDR_VPP 0.1A -5%，+10% – 不适用 – TPS7H4010-SEP
1V2_MEM DDR_VDDQ 3A ±5% – 不适用 – TPS7H4010-SEP
1V2_VCCO XPIO（7xx 组） 2A ±1% ±5% ±6% 10A/μs 时为 2A TPS7H4010-SEP
VTT (0V6) DDR4_VTT ±3A ±5% – 不适用 – TPS7H3302-SEP
VTTREF (0V6) DDR4_VTTREF ±10mA ±1% 至 VTTSNS ±1% 不适用 –
2 0V80

VCCINT

VCC_IO

VCC_SOC

VCC_RAM

VCC_PMC

VCC_PSLP

 44A ±1% ±17mV ±3.125% 200A/μs 时为 11A

TPS7H5006-SEP

TPS7H6025-SEP

5xEPC7019G
3 1V5

VCCAUX_SMON

VCCAUX_PMC

 1.5A ±1% ±2% ±3% 10A/μs 时为 900mA TPS7H1111-SEP
4 0V92 VGTYP_AVCC 1A ±2% ±10mV ±3.09% 10A/μs 时为 195mA TPS7H1111-SEP
5 1V5_GTY VGTY_AVCCAUX 0.1A ±2% ±10mV ±2.67% TPS7H1111-SEP
6 1V2

VGTY_AVTT

VGTY_AVTTRCAL

 1.3A ±2% ±10mV ±2.83% 10A/μs 时为 330mA TPS7H4010-SEP
(1) 这是 FPGA 或 DDR 的最大预期电流。请参阅 表 2-1 中的电源树，了解设计电流，该电流可大于此电源轨电流，以便为其他负载留出裕量并供电。由于电源轨要求可能因应用而异，因此请参阅 AMD 电源设计管理器 (PDM) 和 DDR 规范以获取更多信息。
(2) 这是针对 Versal Edge 电源轨的交流和直流精度组合。
(3) 这不是时序控制的一部分，一旦施加 12V0_SYS，电源轨就会立即升压。