ZHCUCV1A March   2025  – June 2025 AM62L

 

  1.   1
  2.   摘要
  3.   商标
  4. 简介
    1. 1.1 开始定制电路板设计之前的准备工作
      1. 1.1.1 AM62Lx 处理器系列外设和 IO 变更摘要(相对于 AM62x 处理器系列)
    2. 1.2 外设电路实现 - 处理器系列间的兼容性
      1. 1.2.1 AM62Lx 处理器系列特定实现
      2. 1.2.2 实现参考
    3. 1.3 选择所需的处理器 OPN(可订购器件型号)
    4. 1.4 技术文档
      1. 1.4.1 更新了 EVM 原理图(添加了设计、审阅和 CAD 注解)
      2. 1.4.2 TI.com 的处理器产品页面中的配套资料
      3. 1.4.3 硬件设计注意事项用户指南更新
      4. 1.4.4 支持定制电路板设计的处理器和外设的相关常见问题解答
    5. 1.5 定制电路板设计文档
    6. 1.6 定制电路板设计期间的处理器和处理器外设设计相关疑问查询
  5. 定制电路板设计方框图
    1. 2.1 开发定制电路板设计方框图
    2. 2.2 配置引导模式
    3. 2.3 配置处理器引脚功能(PinMux 配置)
  6. 电源
    1. 3.1 电源架构
      1. 3.1.1 集成式电源架构
      2. 3.1.2 分立式电源架构
    2. 3.2 处理器电源轨(工作电压)
      1. 3.2.1 支持的低功耗模式
      2. 3.2.2 内核电源
      3. 3.2.3 外设电源
      4. 3.2.4 IO 组电源的处理器 IO 电源
        1. 3.2.4.1 IO 组电源的 1.8V 或 3.3V 双电压 IO 电源
          1. 3.2.4.1.1 其他信息
        2. 3.2.4.2 IO 组电源的 1.8V 固定电压 IO 电源
      5. 3.2.5 用于 SD 卡接口的集成 LDO(动态电压切换双电压电源)
      6. 3.2.6 VPP(电子保险丝 ROM 编程)电源
      7. 3.2.7 IO 组(处理器)IO 电源的内部 LDO
    3. 3.3 电源滤波
    4. 3.4 电源去耦和大容量电容
      1. 3.4.1 PDN 目标阻抗说明
    5. 3.5 电源时序
    6. 3.6 电源诊断(使用处理器支持的外部输入电压监视器)
    7. 3.7 电源诊断(使用外部监测电路(器件)进行监测)
    8. 3.8 定制电路板电流要求估算和电源尺寸
  7. 处理器时钟(输入和输出)
    1. 4.1 处理器时钟(外部晶体或振荡器)
      1. 4.1.1 未使用的 LFOSC0 的连接
      2. 4.1.2 WKUP_OSC0 和 LFOSC0 晶体选型
      3. 4.1.3 LVCMOS 兼容数字时钟输入源
    2. 4.2 处理器时钟输出
      1. 4.2.1 观察时钟输出
    3. 4.3 时钟树工具
  8. 联合测试行动组 (JTAG)
    1. 5.1 JTAG/仿真
      1. 5.1.1 JTAG/仿真的配置
        1. 5.1.1.1 BSDL 文件
      2. 5.1.2 JTAG/仿真的实现
      3. 5.1.3 JTAG 接口信号的连接建议
      4. 5.1.4 调试引导模式和边界扫描合规性
  9. 配置(处理器)和初始化(处理器和器件)
    1. 6.1 处理器复位
      1. 6.1.1 RTC 上电复位 (RTC_PORz)
    2. 6.2 处理器引导模式配置输入的锁存
    3. 6.3 连接器件复位
    4. 6.4 看门狗计时器
  10. 处理器 - 外设连接
    1. 7.1  跨域选择外设
    2. 7.2  存储器控制器 (DDRSS)
      1. 7.2.1 处理器 DDR 子系统和器件寄存器配置
      2. 7.2.2 DDRSS 的校准电阻器连接
      3. 7.2.3 所连接存储器器件 ZQ 和 Reset_N(存储器器件复位)的连接
      4. 7.2.4 存储器器件上未使用的信号(引脚)
    3. 7.3  媒体和数据存储接口(MMC0、MMC1、MMC2、OSPI0/QSPI0 和 GPMC0)
      1. 7.3.1 多媒体卡/安全数字 (MMCSD) 接口(MMC0、MMC1、MMC2)
      2. 7.3.2 八路串行外设接口 (OSPI0) /四路串行外设接口 (QSPI0)
      3. 7.3.3 通用存储器控制器 (GPMC0) 接口
    4. 7.4  以太网接口
      1. 7.4.1 通用平台 3 端口千兆位以太网交换机 (CPSW3G0)
    5. 7.5  可编程实时单元子系统 (PRUSS)
    6. 7.6  通用串行总线 (USB) 子系统
    7. 7.7  通用连接外设
      1. 7.7.1 内部集成电路 (I2C) 接口
    8. 7.8  模数转换器 (ADC0)
    9. 7.9  显示子系统 (DSS)
    10. 7.10 未使用的处理器电源引脚、IO 和外设的连接
      1. 7.10.1 外部中断 (EXTINTn)
      2. 7.10.2 外部唤醒输入(EXT_WAKEUP0 和 EXT_WAKEUP1)
      3. 7.10.3 RSVD 预留引脚(信号)
  11. 连接处理器 IO(LVCMOS 或 SDIO 或漏极开路、失效防护型 IO 缓冲器)并执行仿真
    1. 8.1 IBIS 模型
    2. 8.2 IBIS-AMI 模型
  12. 处理器电流和散热分析
    1. 9.1 功耗估算
    2. 9.2 不同电源轨的最大电流额定值
    3. 9.3 支持的功耗模式
    4. 9.4 热设计指南
      1. 9.4.1 热量模型
      2. 9.4.2 电压热管理模块 (VTM)
  13. 10原理图:采集、录入和审阅
    1. 10.1 定制电路板设计无源元件和值选择
    2. 10.2 定制电路板设计电子计算机辅助设计 (ECAD) 工具注意事项
    3. 10.3 定制电路板设计原理图采集
    4. 10.4 定制电路板设计原理图审阅
  14. 11布局规划、布局、布线指南、电路板层和仿真
    1. 11.1 PCB 设计迂回布线
    2. 11.2 DDR 设计和布局指南
    3. 11.3 高速差分信号布线指南
    4. 11.4 处理器特定 EVM 电路板布局
    5. 11.5 定制电路板层数和层堆叠方式
      1. 11.5.1 仿真建议
    6. 11.6 DDR-MARGIN-FW
    7. 11.7 运行电路板仿真时应遵循的步骤参考
  15. 12定制电路板组装和测试
    1. 12.1 定制电路板启动提示和调试指南
  16. 13处理器(器件)处理和组装
    1. 13.1 处理器(器件)焊接建议
      1. 13.1.1 其他参考内容
  17. 14术语
  18. 15参考资料
    1. 15.1 处理器特定 (AM62Lx)
    2. 15.2 通用
  19. 16修订历史记录

配置引导模式

该系列处理器支持低引脚数(x4 引脚)或全引脚(x16 引脚)引导模式。该系列处理器还支持电子保险丝 BOOTMODE1 和 BOOTMODE2。自定义电路板设计人员可以灵活地选择所需的引导模式,助力优化外部元件的使用。

有关支持的引导模式配置,请参阅以下常见问题解答:

[常见问题解答] AM625 / AM623 / AM620-Q1 / AM64x / AM243x / AM62Ax / AM62Px / AM62D-Q1 / AM62L - 支持的引导模式配置

建议说明所配置的引导模式和在方框图中提供的引导模式安装位。其中包括引导配置(低引脚数或全引脚、电子保险丝)、主引导和备用引导。

该处理器系列支持多个支持引导的外设接口。有关可用的引导模式配置和支持的外设,请参阅器件特定 TRM。该处理器系列支持主引导模式和可选的备用引导模式配置。如果主引导(源)模式无法引导,则 ROM 将切换到备用引导模式。

该器件支持两个不同的引导模式引脚映射选项:

  1. 减少引脚数 - 仅使用 16 个中的 4 个自举引脚 BOOTMODE [15:12]
  2. 完整引脚数 - 使用全部 16 个自举引脚 BOOTMODE [15:0]

减少引脚数选项在硬件中实现,并且对 ROM 代码透明。其实现方案是一个查找表,使用四个引脚从完整引脚数选项或作为减少引脚数选项选择的一组常用引导模式中进行选择。该选择决定了在 POR 上加载到器件状态寄存器 WKUP_CTRL_MMR_CFG1_DEVSTAT[15:0] 的值。在释放(取消置位)PORz 输入之前,引导模式配置输入建议保持稳定。

低引脚数引导模式配置的优势是需要更少的引导模式配置引脚和外部电阻,从而减少所需的元件(上拉或下拉电阻)。低引脚数引导模式的代价是减少了可选的引导模式选项引脚。

但通过将所需的引导模式配置烧写到电子保险丝,即可将简化引导模式引脚映射表中的两个可选引导模式配置选项(电子保险丝 BOOTMODE1、BOOTMODE2)配置为全 16 位选项的任意一种。为了对电子保险丝进行编程,需要将使用 LDO 生成的专用电源连接到 VPP 引脚,该电源可配置为仅在写入电子保险丝时启用。

注: 建议提供相关配置,将 VPP 电源连接到用于电子保险丝编程的处理器 VPP 引脚(使用板载 LDO 或使用测试点连接外部电源,同时添加板载电容,并利用处理器的一个 IO 引脚来控制 VPP 电源的时序)。有关更多信息,请参阅节 3.2.6

为了减少配置引导模式所需的上拉/下拉电阻,在 POR 期间会禁用 BOOTMODE [11:0] 引脚的输入缓冲器、除非 BOOTMODE [15:14] 设置为“00”。使用低引脚数引导模式配置时会禁用缓冲器,由此避免因为这些引脚上的悬空输入而产生功耗。有关更多信息,请参阅器件特定 TRM。

低引脚数引导模式:

低引脚数引导模式使用 BOOTMODE [15:12](x4 引脚),配置总结如下:

BOOTMODE [13:12] – 引导模式引脚用于配置所需的主要和次级引导模式或电子保险丝 BOOTMODE1/电子保险丝 BOOTMODE2

BOOTMODE [15:14] – 引导模式引脚用于选择引导模式配置(引脚数减少或完整)。有关更多信息,请参阅器件特定 TRM。

注: BOOTMODE [11:00]–在复位期间和复位之后处理器 IO 缓冲器关闭。当 IO 未配置为复用功能时,可以将引导模式输入 (IO) 引脚保持在未连接状态,亦可配置为提供复用功能。建议通过一个 0Ω 串联电阻器将引导模式输入 (IO) 连接到复用功能。在测试期间,可以使用串联电阻器隔离复用功能。
注: 不建议也不允许将 BOOTMODE [15:12] 引脚保持未连接状态。

全引脚引导模式:

全引脚引导模式使用 BOOTMODE [15:00](x16 引脚),配置汇总如下:

PLL 配置:BOOTMODE [02:00] – 用于向 PLL 配置的 ROM 代码指示系统时钟(PLL 参考时钟选择)频率 (WKUP_OSC0_XI/XO) 的 PLL 配置引脚

注: 有关支持的晶体频率,请参阅处理器特定数据表。配置引导模式以与支持的晶体或时钟频率匹配。错误的时钟频率配置会影响处理器性能,包括电路板复位。

主引导模式:BOOTMODE [06:03] – 这些引导模式引脚用于配置所需的主引导模式,即要从中引导的外设/存储器

主引导模式配置:BOOTMODE [09:07] – 这些引导模式配置引脚支持可选的主引导配置,并与主引导模式选择引脚配合使用

备用引导模式:BOOTMODE [12:10] – 这些引导模式引脚用于配置所需的备用引导模式,即主引导出现故障时要从中引导的外设/存储器

备用引导模式配置:BOOTMODE [13] – 该引导模式引脚提供额外的配置选项(可选 - 取决于所选的备用引导模式)

BOOTMODE [15:14] – 引导模式引脚用于选择引导模式配置(引脚数减少或完整)。有关配置信息,请参阅器件特定 TRM

注: 不建议也不允许将 BOOTMODE [15:00] 引脚保持未连接状态。

有关配置全引脚和低引脚数引导模式映射的更多信息,请参阅器件特定 TRM 的引导模式引脚映射选项一节。

配置引导模式时的主要注意事项:

  • 建议始终包括一个安装位,用于配置在定制电路板开发阶段所用的引导模式,例如用于调试(使用 JTAG)的 USB 引导(USB0、DFU)、UART 引导 (UART0) 或无引导/器件引导模式
  • 引导模式引脚支持复用功能,这些功能可在锁存引导模式配置输入后进行配置。建议考虑在定制电路板设计期间选择上拉或下拉电阻器时实现的复用功能。如果引导模式输入由外部输入驱动以支持测试自动化或远程配置,则只要处理器复位(由 RESETSTATz 输出引脚指示),引导模式输入就需要返回到所需的引导配置值(电平),以便处理器能正确引导。

有关支持的引导模式的信息,请参阅器件特定 TRM 的初始化 一章和器件特定勘误表。

有关实现所需的引导模式(低引脚数或全引脚),请参阅 EVM TMDS62LEVM 原理图。

注: 定制电路板设计人员负责提供安装位,以设置所需的引导模式配置(使用上拉或下拉电阻器,也可以选择使用跳线/开关(在不受控制的 ESD 环境中设置时,使用安装位实现外部 ESD 保护))。建议为具有配置功能的引导模式输入引脚提供上拉和下拉电阻器安装位,以便提升设计灵活性。不建议也不允许将多个引导模式输入引脚相互短接,使任何引导模式输入引脚处于未连接状态,或者将引导模式输入直接短接至电源或接地。
注: 采用全引脚引导模式配置时,这些焊球 (BOOTMODE[15:0]) 均必须通过单独的外部拉电阻器连接到相应电源或 VSS,以确保与这些焊球相关的输入相应地保持为有效的逻辑高电平或低电平,从而选择所需的器件引导模式。

采用低引脚数引导模式配置时,这些焊球 (BOOTMODE[15:12]) 均必须通过单独的外部拉电阻器连接到相应电源或 VSS,以确保与这些焊球相关的输入相应地保持为有效的逻辑高电平或低电平,从而选择所需的器件引导模式。

注: 建议通过 0Ω 串联电阻器将(为复用功能配置的)处理器引导模式输入引脚连接到复用功能。在测试期间,可以使用串联电阻器隔离复用功能。
注: 建议将引导模式配置电阻器拉至 VDDSHV0。
注: 使用电子保险丝设置引导模式配置时,建议设置连接 VPP 电源。
注: 对于低引脚数引导模式配置,25MHz(晶体或 LVCMOS 数字时钟)是唯一支持的时钟频率。

有关全引脚引导模式,请参阅器件特定数据表以了解支持的时钟频率,阅读器件特定 TRM 以配置支持的时钟频率。

要实现引导模式,请参阅以下常见问题解答:

[常见问题解答] AM625 / AM623 / AM620-Q1 / AM64x / AM243x / AM62A / AM62P / AM62D-Q1 / AM62L - 使用隔离缓冲器的引导模式实现

[常见问题解答] AM625 / AM623 / AM620-Q1 / AM64x / AM243x / AM62A / AM62P / AM62D-Q1 / AM62L - 无隔离缓冲器的引导模式实现