ZHCUCV1A March   2025  – June 2025 AM62L

 

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  2.   摘要
  3.   商标
  4. 1 简介
    1. 1.1 开始定制电路板设计之前的准备工作
      1. 1.1.1 AM62Lx 处理器系列外设和 IO 变更摘要（相对于 AM62x 处理器系列）
    2. 1.2 外设电路实现 - 处理器系列间的兼容性
      1. 1.2.1 AM62Lx 处理器系列特定实现
      2. 1.2.2 实现参考
    3. 1.3 选择所需的处理器 OPN（可订购器件型号）
    4. 1.4 技术文档
      1. 1.4.1 更新了 EVM 原理图（添加了设计、审阅和 CAD 注解）
      2. 1.4.2 TI.com 的处理器产品页面中的配套资料
      3. 1.4.3 硬件设计注意事项用户指南更新
      4. 1.4.4 支持定制电路板设计的处理器和外设的相关常见问题解答
    5. 1.5 定制电路板设计文档
    6. 1.6 定制电路板设计期间的处理器和处理器外设设计相关疑问查询
  5. 2 定制电路板设计方框图
    1. 2.1 开发定制电路板设计方框图
    2. 2.2 配置引导模式
    3. 2.3 配置处理器引脚功能（PinMux 配置）
  6. 3 电源
    1. 3.1 电源架构
      1. 3.1.1 集成式电源架构
      2. 3.1.2 分立式电源架构
    2. 3.2 处理器电源轨（工作电压）
      1. 3.2.1 支持的低功耗模式
      2. 3.2.2 内核电源
      3. 3.2.3 外设电源
      4. 3.2.4 IO 组电源的处理器 IO 电源
        1. 3.2.4.1 IO 组电源的 1.8V 或 3.3V 双电压 IO 电源
          1. 3.2.4.1.1 其他信息
        2. 3.2.4.2 IO 组电源的 1.8V 固定电压 IO 电源
      5. 3.2.5 用于 SD 卡接口的集成 LDO（动态电压切换双电压电源）
      6. 3.2.6 VPP（电子保险丝 ROM 编程）电源
      7. 3.2.7 IO 组（处理器）IO 电源的内部 LDO
    3. 3.3 电源滤波
    4. 3.4 电源去耦和大容量电容
      1. 3.4.1 PDN 目标阻抗说明
    5. 3.5 电源时序
    6. 3.6 电源诊断（使用处理器支持的外部输入电压监视器）
    7. 3.7 电源诊断（使用外部监测电路（器件）进行监测）
    8. 3.8 定制电路板电流要求估算和电源尺寸
  7. 4 处理器时钟（输入和输出）
    1. 4.1 处理器时钟（外部晶体或振荡器）
      1. 4.1.1 未使用的 LFOSC0 的连接
      2. 4.1.2 WKUP_OSC0 和 LFOSC0 晶体选型
      3. 4.1.3 LVCMOS 兼容数字时钟输入源
    2. 4.2 处理器时钟输出
      1. 4.2.1 观察时钟输出
    3. 4.3 时钟树工具
  8. 5 联合测试行动组 (JTAG)
    1. 5.1 JTAG/仿真
      1. 5.1.1 JTAG/仿真的配置
        1. 5.1.1.1 BSDL 文件
      2. 5.1.2 JTAG/仿真的实现
      3. 5.1.3 JTAG 接口信号的连接建议
      4. 5.1.4 调试引导模式和边界扫描合规性
  9. 6 配置（处理器）和初始化（处理器和器件）
    1. 6.1 处理器复位
      1. 6.1.1 RTC 上电复位 (RTC_PORz)
    2. 6.2 处理器引导模式配置输入的锁存
    3. 6.3 连接器件复位
    4. 6.4 看门狗计时器
  10. 7 处理器 - 外设连接
    1. 7.1  跨域选择外设
    2. 7.2  存储器控制器 (DDRSS)
      1. 7.2.1 处理器 DDR 子系统和器件寄存器配置
      2. 7.2.2 DDRSS 的校准电阻器连接
      3. 7.2.3 所连接存储器器件 ZQ 和 Reset_N（存储器器件复位）的连接
      4. 7.2.4 存储器器件上未使用的信号（引脚）
    3. 7.3  媒体和数据存储接口（MMC0、MMC1、MMC2、OSPI0/QSPI0 和 GPMC0）
      1. 7.3.1 多媒体卡/安全数字 (MMCSD) 接口（MMC0、MMC1、MMC2）
      2. 7.3.2 八路串行外设接口 (OSPI0) /四路串行外设接口 (QSPI0)
      3. 7.3.3 通用存储器控制器 (GPMC0) 接口
    4. 7.4  以太网接口
      1. 7.4.1 通用平台 3 端口千兆位以太网交换机 (CPSW3G0)
    5. 7.5  可编程实时单元子系统 (PRUSS)
    6. 7.6  通用串行总线 (USB) 子系统
    7. 7.7  通用连接外设
      1. 7.7.1 内部集成电路 (I2C) 接口
    8. 7.8  模数转换器 (ADC0)
    9. 7.9  显示子系统 (DSS)
    10. 7.10 未使用的处理器电源引脚、IO 和外设的连接
      1. 7.10.1 外部中断 (EXTINTn)
      2. 7.10.2 外部唤醒输入（EXT_WAKEUP0 和 EXT_WAKEUP1）
      3. 7.10.3 RSVD 预留引脚（信号）
  11. 8 连接处理器 IO（LVCMOS 或 SDIO 或漏极开路、失效防护型 IO 缓冲器）并执行仿真
    1. 8.1 IBIS 模型
    2. 8.2 IBIS-AMI 模型
  12. 9 处理器电流和散热分析
    1. 9.1 功耗估算
    2. 9.2 不同电源轨的最大电流额定值
    3. 9.3 支持的功耗模式
    4. 9.4 热设计指南
      1. 9.4.1 热量模型
      2. 9.4.2 电压热管理模块 (VTM)
  13. 10原理图：采集、录入和审阅
    1. 10.1 定制电路板设计无源元件和值选择
    2. 10.2 定制电路板设计电子计算机辅助设计 (ECAD) 工具注意事项
    3. 10.3 定制电路板设计原理图采集
    4. 10.4 定制电路板设计原理图审阅
  14. 11布局规划、布局、布线指南、电路板层和仿真
    1. 11.1 PCB 设计迂回布线
    2. 11.2 DDR 设计和布局指南
    3. 11.3 高速差分信号布线指南
    4. 11.4 处理器特定 EVM 电路板布局
    5. 11.5 定制电路板层数和层堆叠方式
      1. 11.5.1 仿真建议
    6. 11.6 DDR-MARGIN-FW
    7. 11.7 运行电路板仿真时应遵循的步骤参考
  15. 12定制电路板组装和测试
    1. 12.1 定制电路板启动提示和调试指南
  16. 13处理器（器件）处理和组装
    1. 13.1 处理器（器件）焊接建议
      1. 13.1.1 其他参考内容
  17. 14术语
  18. 15参考资料
    1. 15.1 处理器特定 (AM62Lx)
    2. 15.2 通用
  19. 16修订历史记录

7.4.1 通用平台 3 端口千兆位以太网交换机 (CPSW3G0)

该处理器系列支持 x1 CPSW3G0 以太网交换机（2 个外部端口）。CPSW3G0 接口可以配置为 3 端口交换机（连接到 2 个外部以太网端口（端口 1 和 2））或具有各自的 MAC 地址的双独立 MAC 接口。

CPSW3G0 接口 IO 以 VDDS0 为基准，支持 1.8V IO 固定电平。

CPSW3G0 的每个外部以太网接口端口均支持 RGMII (10/100/1000) 或 RMII (10/100) 接口。

对于 RMII 接口实现，请参阅器件特定 TRM 的 CPSW0 RMII 接口 一节。

为 RMII 接口配置的 CPSW3G0 支持将处理器连接到配置为控制器（主）或器件（从）的以太网 PHY (EPHY)。

为 RMII 接口配置的 CPSW3G0 与 EPHY 连接，配置为外部 50MHz（连接到缓冲外部振荡器或处理器时钟输出 CLKOUT0）时钟输入（其中一个缓冲时钟输出连接到处理器 MAC），或配置为连接至处理器 MAC 时钟输入并具备 EPHY 50MHz 时钟输出的 25MHz 晶体或时钟输入。

CPSW3G0 端口之一是内部 CPPI（通信端口编程接口）主机端口。CPPI 是一个流接口，用于在 DMA 与 CPSW3G0 外设之间来回传输数据。

CPSW3G0 允许为 2 个外部接口端口使用混合 RGMII/RMII 接口拓扑。

默认为发送数据 (TDn) 启用 RGMII_ID。RGMII_ID 未经计时、测试或表征。处理器 MAC 不会为接收数据 RDn 路径实现内部延迟。

有关 CPSW3G0 以太网接口的更多信息，请参阅器件特定 TRM 中外设 一章的高速串行接口 部分。