ZHCSXO2 December   2024 LMX1205

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输入
        1. 6.3.3.1 时钟输入可调节延迟
      4. 6.3.4 时钟输出
        1. 6.3.4.1 时钟输出缓冲器
        2. 6.3.4.2 时钟输出可调节延迟
        3. 6.3.4.3 时钟多路复用器
        4. 6.3.4.4 时钟分频器
        5. 6.3.4.5 时钟倍频器
          1. 6.3.4.5.1 有关时钟倍频器的一般信息
          2. 6.3.4.5.2 时钟倍频器的状态机时钟
            1. 6.3.4.5.2.1 状态机时钟
          3. 6.3.4.5.3 时钟倍频器校准
          4. 6.3.4.5.4 时钟倍频器锁定检测
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 LOGISYSREF 输出缓冲器
          3. 6.3.6.1.3 SYSREF 频率和延迟生成
          4. 6.3.6.1.4 SYSREFREQ 引脚和 SYSREFREQ SPI 控制字段
            1. 6.3.6.1.4.1 SYSREFREQ 引脚共模电压
            2. 6.3.6.1.4.2 SYSREFREQ 窗口化特性
              1. 6.3.6.1.4.2.1 SYSREF 窗口化操作的一般过程流程图
              2. 6.3.6.1.4.2.2 有关 SYSREF 窗口化的其他指导
              3. 6.3.6.1.4.2.3 用于无干扰输出
              4. 6.3.6.1.4.2.4 如果使用 SYNC 特性
              5. 6.3.6.1.4.2.5 SYNC 功能
      7. 6.3.7 上电时序
      8. 6.3.8 处理未使用的引脚
    4. 6.4 器件功能模式配置
  8. 7 寄存器映射
    1. 7.1 器件寄存器
  9. 8 应用和实施
    1. 8.1 参考
      1. 8.1.1 典型应用
        1. 8.1.1.1 设计要求
        2. 8.1.1.2 详细设计过程
        3. 8.1.1.3 应用曲线图
    2. 8.2 电源相关建议
    3. 8.3 布局
      1. 8.3.1 布局指南
      2. 8.3.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

4 引脚配置和功能

图 4-1 RHA 封装40 引脚 VQFN顶视图
表 4-1 引脚功能
名称 编号 类型(1) 说明
BIAS01 20 BYP 如果不使用倍频器，可将该引脚保持断开状态。如果使用倍频器，则使用 10nF 电容器将该引脚旁路至 GND，以实现出色的噪声性能。
BIAS23 31 BYP 如果不使用倍频器，可将该引脚保持断开状态。如果使用倍频器，则使用 10µF 和 0.1µF 电容器将该引脚旁路至 GND，以实现出色的噪声性能。
CLKIN_N 7 I 差分时钟输入对。每个引脚上内部端接 50Ω。使用与输入频率相适应的电容器（通常为 0.1µF 或更小）进行交流耦合。如果使用单端输入，则将输入信号接入 CLKIN_N 引脚，并使用串联交流耦合电容器和 50Ω 电阻器将未使用的 CLKIN_P 端接至 GND。
CLKIN_P 6
CLKOUT0_N 14 O 差分时钟输出对。每个引脚都是一个集电极开路输出，内部集成了 50Ω 电阻，输出摆幅可编程。需要交流耦合。此类引脚分别需要一个 100Ω 差分负载或 50Ω 负载。
CLKOUT0_P 15
CLKOUT1_N 18
CLKOUT1_P 19
CLKOUT2_N 32
CLKOUT2_P 33
CLKOUT3_N 36
CLKOUT3_P 37
CS# 10 I SPI 芯片选择。高阻抗 CMOS 输入。接受高达 3.3V。此引脚需要串联 200Ω 电阻器。
DAP DAP GND 将这些引脚接地。
GND 5、13、17、26、34、38
LOGICLKOUT0_N 27 O 差分逻辑时钟输出对。可选 CML 或 LVDS 格式。LVDS 格式具有可编程共模电压，CML 格式需要外部拉电阻。
LOGICLKOUT0_P 28
LOGISYSREFOUT_N/LOGICLKOUT1_N 23 O 差分逻辑时钟输出对。可选 CML 或 LVDS 格式。LVDS 格式具有可编程共模电压，CML 格式需要外部拉电阻。
LOGISYSREFOUT_P/LOGICLKOUT1_P 24
MUXOUT 1 O 多路复用引脚串行数据回读和倍频器的锁定状态。
SCK 8 I SPI 时钟。高阻抗 CMOS 输入。接受高达 3.3V。此引脚需要串联 200Ω 电阻器。
SDI 9 I SPI 数据输入。高阻抗 CMOS 输入。接受高达 3.3V。此引脚需要串联 200Ω 电阻器。
SYSREFREQ_N 3 I 用于支持 JESD204B/C 的差分 SYSREF 请求输入。每个引脚上内部端接 50Ω。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模电压。
SYSREFREQ_P 2
SYSREFOUT0_N 11 O 用于支持 JESD204B/C 的差分 SYSREF CML 输出对。支持交流和直流耦合，可编程共模电压为 0.5V 至 1.5V。此引脚需要一个 100Ω 差分负载。
SYSREFOUT0_P 12
SYSREFOUT1_N 21
SYSREFOUT1_P 22
SYSREFOUT2_N 29
SYSREFOUT2_P 30
SYSREFOUT3_N 39
SYSREFOUT3_P 40
VCC_CLKIN 4 PWR 连接到 2.5V 电源。建议在引脚附近并联一个高频分流电容（通常为 0.1µF 或更小）和较大的电容（通常为 1µF 和 10µF）。
VCC_LOGICLK 25
VCC01 16
VCC23 35
(1) BYP = 旁路；GND = 接地；I = 输入；O = 输出；PWR = 电源