ZHCSXO2 December   2024 LMX1205

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输入
        1. 6.3.3.1 时钟输入可调节延迟
      4. 6.3.4 时钟输出
        1. 6.3.4.1 时钟输出缓冲器
        2. 6.3.4.2 时钟输出可调节延迟
        3. 6.3.4.3 时钟多路复用器
        4. 6.3.4.4 时钟分频器
        5. 6.3.4.5 时钟倍频器
          1. 6.3.4.5.1 有关时钟倍频器的一般信息
          2. 6.3.4.5.2 时钟倍频器的状态机时钟
            1. 6.3.4.5.2.1 状态机时钟
          3. 6.3.4.5.3 时钟倍频器校准
          4. 6.3.4.5.4 时钟倍频器锁定检测
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 LOGISYSREF 输出缓冲器
          3. 6.3.6.1.3 SYSREF 频率和延迟生成
          4. 6.3.6.1.4 SYSREFREQ 引脚和 SYSREFREQ SPI 控制字段
            1. 6.3.6.1.4.1 SYSREFREQ 引脚共模电压
            2. 6.3.6.1.4.2 SYSREFREQ 窗口化特性
              1. 6.3.6.1.4.2.1 SYSREF 窗口化操作的一般过程流程图
              2. 6.3.6.1.4.2.2 有关 SYSREF 窗口化的其他指导
              3. 6.3.6.1.4.2.3 用于无干扰输出
              4. 6.3.6.1.4.2.4 如果使用 SYNC 特性
              5. 6.3.6.1.4.2.5 SYNC 功能
      7. 6.3.7 上电时序
      8. 6.3.8 处理未使用的引脚
    4. 6.4 器件功能模式配置
  8. 7 寄存器映射
    1. 7.1 器件寄存器
  9. 8 应用和实施
    1. 8.1 参考
      1. 8.1.1 典型应用
        1. 8.1.1.1 设计要求
        2. 8.1.1.2 详细设计过程
        3. 8.1.1.3 应用曲线图
    2. 8.2 电源相关建议
    3. 8.3 布局
      1. 8.3.1 布局指南
      2. 8.3.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

6.3.5.1 LOGICLK 输出格式

LOGICLKOUT0 和 LOGICLKOUT1 输出格式可编程为 LVDS 和 CML 模式。根据格式的不同，共模可能是可编程的，也可能需要外部元件（请参阅表 6-5）。

LOGICLKOUT1 输出的共模和格式可以像 LOGISYSREFOUT 配置一样进行编程。

表 6-5 LOGICLKOUT0 格式和属性
LOGICLK_FMT 格式 所需外部元件 输出电平 共模
0 LVDS 无 可通过 LOGICLK_PWR 进行编程 可通过 LOGICLK_VCM 进行编程。
2 CML 上拉电阻

50Ω（连接至 VCC）

 可通过 LOGICLK_PWR 进行编程 LOGICLK_VCM 没有影响，但会随着 LOGICLK_PWR 的变化而变化。
表格显示了逻辑时钟 LVDS 格式的单端摆幅和可编程 LOGICLK_VCM 设置下支持的共模电压。

表 6-6 LOGICLK LVDS 共模电压与 LOGICLK_VCM
LOGICLK_VCM LOGICLK VOD 摆幅 - 单端峰峰值 (V) LOGICLK 共模电压 (V)
6 0.37 0.81
5 0.36 0.90
4 0.35 0.99
3 0.34 1.09
2 0.33 1.18
1 0.31 1.27
下表显示了逻辑时钟 LVDS 格式下支持的 LOGICLK_VCM 范围，与 LOGICLK_PWR 设置对应。

表 6-7 支持的 LOGICLK_VCM 设置
LOGICLK_PWR LOGICLK VOD 摆幅 - 单端峰峰值 (V) 支持的 VOCM 范围 支持的 LOGICLK_VCM 范围
最小代码 最大代码
0 0.1 0.8 至 1.4 0 6
1 0.15 0.8 至 1.4 0 6
2 0.2 0.8 至 1.4 0 6
3 0.25 0.75 至 1.35 0 6
4 0.3 0.8 至 1.3 1 6
5 0.35 0.8 至 1.3 1 6
6 0.4 0.9 至 1.3 2 6
7 0.5 0.9 至 1.2 3 6