ZHCSXO2 December   2024 LMX1205

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输入
        1. 6.3.3.1 时钟输入可调节延迟
      4. 6.3.4 时钟输出
        1. 6.3.4.1 时钟输出缓冲器
        2. 6.3.4.2 时钟输出可调节延迟
        3. 6.3.4.3 时钟多路复用器
        4. 6.3.4.4 时钟分频器
        5. 6.3.4.5 时钟倍频器
          1. 6.3.4.5.1 有关时钟倍频器的一般信息
          2. 6.3.4.5.2 时钟倍频器的状态机时钟
            1. 6.3.4.5.2.1 状态机时钟
          3. 6.3.4.5.3 时钟倍频器校准
          4. 6.3.4.5.4 时钟倍频器锁定检测
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 LOGISYSREF 输出缓冲器
          3. 6.3.6.1.3 SYSREF 频率和延迟生成
          4. 6.3.6.1.4 SYSREFREQ 引脚和 SYSREFREQ SPI 控制字段
            1. 6.3.6.1.4.1 SYSREFREQ 引脚共模电压
            2. 6.3.6.1.4.2 SYSREFREQ 窗口化特性
              1. 6.3.6.1.4.2.1 SYSREF 窗口化操作的一般过程流程图
              2. 6.3.6.1.4.2.2 有关 SYSREF 窗口化的其他指导
              3. 6.3.6.1.4.2.3 用于无干扰输出
              4. 6.3.6.1.4.2.4 如果使用 SYNC 特性
              5. 6.3.6.1.4.2.5 SYNC 功能
      7. 6.3.7 上电时序
      8. 6.3.8 处理未使用的引脚
    4. 6.4 器件功能模式配置
  8. 7 寄存器映射
    1. 7.1 器件寄存器
  9. 8 应用和实施
    1. 8.1 参考
      1. 8.1.1 典型应用
        1. 8.1.1.1 设计要求
        2. 8.1.1.2 详细设计过程
        3. 8.1.1.3 应用曲线图
    2. 8.2 电源相关建议
    3. 8.3 布局
      1. 8.3.1 布局指南
      2. 8.3.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
6.3.6.1.3 SYSREF 频率和延迟生成

对于发生器模式下 SYSREF 输出的频率，必须使用 SYSREF_DIV_PRE 分频器来确保 SYSREF_DIV 分频器的输入不超过 3.2GHz。

表 6-11 SYSREF_DIV_PRE 设置
fCLKIN SYSREF_DIV_PRE 总 SYSREF 分频范围
3.2GHz 或更低 ÷1、2 或 4 ÷2、3、4、...16380
3.2GHz < fCLKIN ≤ 6.4GHz ÷2 或 4 ÷4、6、8、… 16380
fCLKIN > 6.4GHz ÷4 ÷8、12、16、… 16380

对于延迟，输入时钟频率除以 SYSREF_DLY_DIV 以生成 fINTERPOLATOR。其范围受限，如表 6-12 所示。另请注意，当 SYSREF_DLY_BYP = 1（延迟发生器已启动）且 SYSREF_MODE = 0 或 1（发生器模式）时，SYSREF 输出频率必须是相位内插器频率的倍数。

fINTERPOLATOR % fSYSREF = 0.

表 6-12 SYSREF 延迟设置
fCLKIN SYSREF_DLY_DIV SYSREF_DLY_SCALE fINTERPOLATOR
6.4GHz < fCLKIN ≤ 12.8GHz 16 0 0.4GHz 至 0.8GHz
3.2GHz < fCLKIN ≤ 6.4GHz 8 0 0.4GHz 至 0.8GHz
1.6GHz < fCLKIN ≤ 3.2GHz 4 0 0.4GHz 至 0.8GHz
0.8GHz < fCLKIN ≤ 1.6GHz 2 0 0.4GHz 至 0.8GHz
0.4GHz < fCLKIN ≤ 0.8GHz 2 1 0.2GHz 至 0.4GHz
0.3GHz < fCLKIN ≤ 0.4GHz 2 2 0.15GHz 至 0.2GHz

最大延迟等于相位内插器周期，并且有 4 × 127 = 508 个不同的延迟步长。根据方程式 2 来计算每个步长的大小。

方程式 2. DelayStepSize = 1 / ( fINTERPOLATOR × 508) = SYSREF_DLY_DIV / ( fCLKIN × 508)

根据方程式 3 来计算总延迟。

方程式 3. TotalDelay = DelayStepSize × StepNumber

表 6-13 展示了每个延迟的步数。

下表可用于对所需的延迟步数进行编程。
表 6-13 步数的计算
步数范围 SYSREFx_DLY_PHASE SYSREFx_DLY
0 至 127 (127 - SYSREFx_DLY) 0 127 至 0
127 至 254 (127 + SYSREFx_DLY) 1 0 至 127
254 至 381 (381 - SYSREFx_DLY) 3 127 至 0
381 至 508 (381 + SYSREFx_DLY) 2 0 至 127

SYSREF_DLY_BYP 字段选择 SYSREF 生成输出和中继器重定时模式中的延迟路径。

下表显示了在不同 SYSREF_MODE 和 SYSREF 分频器设置下，SYSREF 延迟的不可用步数。
表 6-14 SYSREF 延迟不可用步数
SYSREF_MODE SYSREF_DIV_PRE SYSREF_DIV SYSREF_DLY_DIV 不可用步数
连续或脉冲模式 1 2 或 3 2 无效组合
4
8
16
2 2 15 至 45
4 无效组合
8
16
4 2 10 至 45
4 140 至 175
8 无效组合
16
1 >= 4 2 10 至 45
4 390 至 430
8 215 至 240
16 无效组合
2 2 265 至 300
4
8 390 至 430
16 280 至 300
4 2 265 至 300
4
8 140 至 175
16 390 至 430
中继器重定时 x x 2 20 至 50
4 145 至 180
8 85 至 125
16 120 至 160

图中显示了一个不可用延迟步数位置的示例，其中 SYSREF 上升沿位于相位内插器上升沿附近。

LMX1205 不可用的延迟步数图 6-9 不可用的延迟步数

表显示了 SYSREF 输出延迟步长，它随相位内插器频率的变化而变化。

LMX1205 SYSREF 延迟步长图 6-10 SYSREF 延迟步长