ZHCSMI0F September   2020  – April 2025 DP83TG720S-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
    1.     引脚功能
    2. 4.1 引脚状态
    3. 4.2 引脚电源域
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 LED 驱动特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 诊断工具套件
        1. 6.3.1.1 信号质量指示器
        2. 6.3.1.2 时域反射法
        3. 6.3.1.3 数据路径内置自检
          1. 6.3.1.3.1 环回模式
          2. 6.3.1.3.2 数据生成器
          3. 6.3.1.3.3 编程数据路径 BIST
        4. 6.3.1.4 温度和电压检测
        5. 6.3.1.5 静电放电检测
      2. 6.3.2 合规性测试模式
        1. 6.3.2.1 测试模式 1
        2. 6.3.2.2 测试模式 2
        3. 6.3.2.3 测试模式 4
        4. 6.3.2.4 测试模式 5
        5. 6.3.2.5 测试模式 6
        6. 6.3.2.6 测试模式 7
    4. 6.4 器件功能模式
      1. 6.4.1 断电
      2. 6.4.2 复位
      3. 6.4.3 待机
      4. 6.4.4 正常
      5. 6.4.5 睡眠
      6. 6.4.6 状态转换
        1. 6.4.6.1 状态转换 #1 - 待机到正常
        2. 6.4.6.2 状态转换 #2 - 正常到待机
        3. 6.4.6.3 状态转换 #3 - 正常到睡眠
        4. 6.4.6.4 状态转换 #4 - 睡眠到正常
      7. 6.4.7 媒体相关接口
        1. 6.4.7.1 MDI 主模式和 MDI 从模式配置
        2. 6.4.7.2 自动极性检测和校正
      8. 6.4.8 MAC 接口
        1. 6.4.8.1 简化千兆位媒体独立接口
        2. 6.4.8.2 串行千兆位媒体独立接口
      9. 6.4.9 串行管理接口
        1. 6.4.9.1 直接寄存器访问
        2. 6.4.9.2 扩展寄存器空间访问
          1. 6.4.9.2.1 写入操作（无后增量）
          2. 6.4.9.2.2 读取操作（无后增量）
          3. 6.4.9.2.3 写入操作（有后增量）
          4. 6.4.9.2.4 读取操作（有后增量）
    5. 6.5 编程
      1. 6.5.1 搭接配置
      2. 6.5.2 LED 配置
      3. 6.5.3 PHY 地址配置
    6. 6.6 寄存器映射
      1. 6.6.1 寄存器访问汇总
      2. 6.6.2 DP83TG720 寄存器
  8. 7 应用和实现
    1. 7.1 应用信息
    2. 7.2 典型应用
    3. 7.3 电源相关建议
    4. 7.4 与 TI 的 100BT1 PHY 兼容
    5. 7.5 布局
      1. 7.5.1 布局指南
        1. 7.5.1.1 信号布线
        2. 7.5.1.2 返回路径
        3. 7.5.1.3 物理媒体连接
        4. 7.5.1.4 金属浇注
        5. 7.5.1.5 PCB 层堆叠
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 支持资源
    3. 8.3 商标
    4. 8.4 静电放电警告
    5. 8.5 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息
    1. 10.1 封装选项附录
      1. 10.1.1 封装信息
      2. 10.1.2 卷带包装信息

6.4.8.1 简化千兆位媒体独立接口

DP83TG720S-Q1 也支持 RGMII 2.0 版指定的简化千兆位媒体独立接口 (RGMII)。RGMII 旨在减少连接 MAC 和 PHY 所需的引脚数。为实现这一目标，将对控制信号进行多路复用。时钟的上升沿和下降沿都用于对发送和接收路径中的控制信号引脚进行采样。对于 1Gbps 运行，RX_CLK 和 TX_CLK 都以 125MHz 运行。

表 6-9 中总结了 RGMII 信号。

表 6-9 RGMII 信号
功能引脚
数据信号TX_D[3:0]
RX_D[3:0]
控制信号TX_CTRL
RX_CTRL
时钟信号TX_CLK
RX_CLK
DP83TG720S-Q1 RGMII 连接图 6-13 RGMII 连接
表 6-10 RGMII 发送编码
TX_CTRL
（正边沿）		TX_CTRL
（负边沿）		TX_D[3:0]说明
000000 至 1111正常帧间
010000 至 1111保留
100000 至 1111正常数据发送
110000 至 1111发送错误传播
表 6-11 RGMII 接收编码
RX_CTRL
（正边沿）		RX_CTRL
（负边沿）		RX_D[3:0]说明
000000 至 1111正常帧间
010000 至 1101保留
011110错误载波指示
011111保留
100000 至 1111正常数据接收
110000 至 1111有错误的数据接收

DP83TG720S-Q1 支持带内状态指示，有助于简化链路状态检测。RX_D[3:0] 引脚上的帧间信号如表 6-12 所示。

表 6-12 RGMII 带内状态
RX_CTRLRX_D3RX_D[2:1]RX_D0
0

注意：

带内状态仅在 RX_CTRL 为低电平时有效		双工状态：

0 = 半双工

1 = 全双工

RX_CLK 时钟速度：

00 = 2.5 MHz

01 = 25MHz

10 = 125MHz

11 = 保留

链路状态：

0 = 未建立链路

1 = 已建立有效链路

用于千兆位以太网的 RGMII MAC 接口具有严格的时序要求，可满足系统级性能要求。为满足这些时序要求并通过 RGMII 运行不同 MAC，在设计 PCB 时必须考虑以下要求。TI 建议使用 DP83TG720 IBIS 模型来检查电路板级信号完整性。

RGMII-TX 要求

  • RGMII TX 信号以 50Ω +/- 15% 的控制阻抗布线。
  • 最大布线长度限制在 5 英寸以内，以便提高信号完整性性能。
  • 图 6-14 显示了针对 TX* 信号的 RGMII 接口要求。MAC RGMII 驱动器输出阻抗为 50Ω +/- 20%。
  • 在 图 6-14 中 TP2 处，所有 RGMII TX 信号的偏斜都小于 ±500ps。
  • 可通过 IBIS 模型仿真验证图 6-14 中 TP1 和 TP2 处的信号完整性，并符合以下要求：
    • 在 TP2 处，信号的上升/下降时间为 1ns，即信号振幅的 20-80%。
    • 在 TP2 处，VIH/VIL 电平之间的上升/下降时间具有单调性。
DP83TG720S-Q1 RGMII TX 要求图 6-14 RGMII TX 要求

RGMII-RX 要求

  • RGMII RX 信号以 50Ω +/- 15% 的控制阻抗布线。
  • 最大布线长度限制在 5 英寸以内，以便提高信号完整性性能。
  • 图 6-15 中 TP3/TP4 处不应添加阻尼电阻器，否则会影响 RX 信号的信号完整性。
  • 图 6-15 显示了针对 RX* 信号的 RGMII 接口要求。MAC RGMII 驱动器输出阻抗为 50Ω +/- 20%。
  • 可通过 IBIS 模型仿真验证图 6-15 中 TP3 和 TP4 处的信号完整性，并符合以下要求：
    • 在 TP4 处，信号的上升/下降时间为 1ns，即信号振幅的 20-80%。
    • 在 TP4 处，VIH/VIL 电平之间的上升/下降时间具有单调性。
DP83TG720S-Q1 RGMII RX 要求图 6-15 RGMII RX 要求
注：
  1. 建议将 RGMII 连接至埋入式布线，从而充分减少 EMC 发射。
  2. 连接埋入式布线时，过孔放置尽可能靠近 PHY 和 MAC。