4 了解时钟权衡因素以及对 ADC 性能的意义

现在进入应用手册的精彩部分。这里，我们将讨论尝试在高速转换器设计中实现良好性能时需要考虑的多种权衡因素。我们从源开始，也就是实验室中用作采样时钟源的信号发生器。该实验使用了多个信号发生器。信号发生器的相位噪声测量结果可以在图 4-1 中看到。这些相位噪声测量值是信号发生器直接连接到相位噪声分析仪得到的。所有信号发生器都配置了 25MHz 输出信号和 +10dBm 输出功率。请注意，信号发生器可能有特定的升级或选项来增强现有的默认配置。

图 4-1 25MHz 和 +10dBm 输出功率级别下不同信号源的相位噪声曲线

所有实验都使用了 ADC3683 评估板（即 EVM），其中包含三个不同的 10MHz 基准锁定信号发生器：一个提供时钟输入，另一个提供模拟输入，第三个提供 ADC3683 所需的数据时钟输入，如图 4-2 所示。所有这些进入 ADC3683 的输入均通过带通滤波器进行滤波，以去除信号发生器任何其他不必要的噪声和杂散。用于数据时钟输入的信号发生器是 R&S SGS100A。对于模拟输入，我们使用了截至 2024 年 9 月市场上性能最高的信号发生器 R&S SMA100B。除非另有说明，否则这两个信号发生器在所有实验中都保持不变。

图 4-2 实验室中的 ADC 测试测量设置

图 4-3 比较了转换器在不断提高的模拟输入频率下的交流性能或 SNR。在这里，ADC3683 的时钟频率为 25MSPS，使用的信号发生器与图 4-1 中不同。对于测试的每个源，时钟在 +10dBm 保持恒定，且模拟输入频率从 2MHz 扫描到 30MHz。测量 SNR 值（以 dBFS 为单位）之前，在每个频率点将模拟信号源信号发生器输出功率级别调整为 -1dBFS。为了保持实验的一致性，模拟输入源始终使用具有最高性能的信号源，未曾改变。如图 4-1（理论）和图 3-1（实际）两个图所示，当模拟频率增加时，SNR 开始滚降并恶化，或者说 SNR 受抖动限制。这意味着 ADC 时钟源和/或时钟信号链的抖动或相位噪声开始主导转换器的整体性能，导致转换器以噪声更大的时钟源运行时 ADC 的 SNR 更差。随着模拟输入频率变高，每个信号发生器的相位噪声贡献略有不同，而在频率较低时，相位噪声的影响较小。

图 4-3 在 25MSPS 和 +10dBm 条件下，以 -1dBFS 模拟输入信号运行 ADC 时，不同时钟信号源下 ADC3683 SNR 与 Fin 间的关系

时钟压摆率是影响 ADC 性能的另一个关键特性。时钟边沿的压摆率越快，降低时钟抖动的几率就越高。此外，当采样时钟边沿穿过 ADC 采样阈值时，较快的压摆率会更大限度降低时钟边沿的时序不确定性。图 4-4 展示了采样时钟压摆率对 ADC 性能的影响。如图所示，当 25MSPS 时钟源的振幅电平从 +10dBm 降低到 -15dBm 并为模拟输入频率（5MHz、实线和 30MHz、虚线）保持恒定的输出功率电平时，SNR 开始随着时钟信号源变为 -5dBm 或更小而降低。请注意，每个 ADC 都有独特的灵敏度级别，-5dBm 并不适用于所有 ADC。-5dBm 仅对此 ADC 测试用例有效，用于演示时钟源上更快的压摆率如何使 ADC 获得最佳 SNR。使用时钟缓冲器进行正弦波-方波转换介绍了使用 TI 的时钟缓冲器来提高时钟转换率的技术，转换率对噪声的影响更详细地介绍了时钟转换率对转换器性能的影响。

图 4-4 SNR 与采样时钟振幅（压摆率）间的关系