5 了解如何运用时钟权衡来实现所需的 ADC 性能

相位噪声曲线中噪声的最大贡献者之一是本底噪声，也称为宽带噪声。如果一个源比另一个源具有更高的本底噪声，则本底噪声更高的源会增加相位噪声曲线下的面积，从而增加指定积分带宽的抖动值。

通常，带通滤波器 (BPF) 可降低时钟信号或信号源的宽带噪声。BPF 还有助于从本质上滤除不需要的杂散信号，即使这些杂散信号有时是由高性能、低噪声信号发生器产生的。但请注意，BPF 也会降低信号的压摆率。因此，为保持较高的压摆率，需要增加相对于滤波器损耗的时钟信号。图 5-1 展示了在应用和不应用带通滤波的情况下，三个不同信号发生器的相位噪声曲线图。该实验所用的带通滤波器具有 25MHz 中心频率，带通为 10%。请注意宽带噪声在超出 1MHz 范围时的性能下降有所改善，这表明使用 BPF 通常会产生宽带更干净、抖动更低的时钟信号（但时钟压摆率下降不足以显著影响 ADC 性能）。

图 5-1 应用和不应用滤波的情况下不同信号源的相位噪声曲线

从不同的角度观察滤波器示例，图 5-2 演示了 ADC3683 的 SNR 性能与模拟输入频率间的关系，其中使用相同的三个信号发生器作为采样时钟，包括滤波和未滤波两种情况。在用于时钟的信号发生器的输出端应用滤波器后，可以明显看到 SNR 改善。在本底噪声较高的低性能信号发生器上（在这种情况下，固有的相位噪声非常差）应用滤波器时尤其说明了这一点。

图 5-2 使用不同时钟信号源进行滤波与不滤波时 ADC3683 的 SNR

到目前为止已使用信号发生器来演示时钟信号的各种权衡。但在现实世界中，大多数设计人员会为 ADC 设计选择特定的时钟器件。在某些情况下，设计人员希望将 FPGA 用于 ADC 采样时钟。但是，不建议这么做。与 TI 大多数时钟产品系列相比，FPGA 时钟输出具有明显的加性抖动。图 5-3 展示了 FPGA 输出时钟和以下 TI 时钟产品的 25MHz 相位噪声曲线：LMX2572、LMK04832、LMX2571、CDCE6214 和 LMK3H0102。图 5-4 演示了用于时钟器件的测试设置。与所示的任何 TI 时钟器件相比，FPGA 时钟的相位噪声曲线（绿色曲线）更差，尤其是在本底噪声方面。使用 FPGA 作为 ADC 采样时钟不是一个好的设计选择，如果需要转换器的数据表性能或类似性能，不建议这样做。请注意，TI 时钟器件的性能可能会根据配置而变化，这会直接影响器件的相位噪声曲线。

图 5-3 多个 TI 时钟器件与 FPGA 输出时钟的相位噪声曲线

图 5-4 实验室中的 ADC 和时钟器件测试测量设置

图 5-5 演示了使用 FPGA 输出时钟为 ADC3683 提供时钟时对 ADC SNR 性能的影响，并与前面提到的 TI 时钟器件进行比较。图 5-5 证实具有更高相位噪声和本底噪声的时钟源会显著影响转换器的性能。为了实现 ADC3683 的高 SNR 数据表性能，该 ADC 由无源器件（例如变压器或平衡-非平衡变压器）提供时钟，而不是使用 TI 时钟器件或其他有源器件。使用有源器件会进一步引入噪声并降低 ADC 性能。然而，尽管使用无源器件能获得出色性能，但无源器件的尺寸更大，成本更高，并且驱动 能力不佳。这一原因通常会促使工程师在其系统设计中放弃使用无源时钟器件，而是选择足以满足性能需求的有源时钟器件。如前所述，在有源时钟设计中也可以采用滤波功能，这样可以提高 ADC 性能。但是，在该实验中并没有这样做，因为在 P 和 N 输出端添加 BPF 非常复杂，需要进行大量修改，无论是板载还是非板载。

图 5-5 TI 时钟器件和 FPGA 输出时钟与 ADC3683 数据表 SNR 在不同模拟输入频率下的对比

与 LVDS 信号相比，具有高压摆率的快速上升信号（如 LVPECL 或 CML 接口）也能带来更好的 ADC 性能。图 5-6 显示了使用 25MHz 采样时钟源以及不同输出配置、信号标准和滤波模拟输入源时对 ADC3683 SNR 性能随频率变化的影响。时钟器件用差分 (DIFF) LVDS 和 LVPECL 样式接口以及单端 (SE) LVCMOS 样式接口进行了配置和测试。差分样式接口的性能也更好，主要是因为任何共模噪声都会被固有地消除。有关差分信号与单端信号的详细信息，请参考 SLLD009。当时钟器件配置为输出 LVCMOS 信号时，ADC SNR 会降低。

图 5-6 根据各种输出信号标准配置的时钟器件与 ADC3683 在不同频率下的 SNR 性能对比