3 LMK5B33216 概述

在涉及高速串行器/解串器链路的应用中，借助 LMK5B33216 出色的抖动性能可尽可能降低误码率 (BER)。LMK5B33216 与 TI PTP 堆栈选项一起实现优于 D 级的精度（达到低于 5ns 的计时精度）。该器件符合 ITU-T G.8373.2 标准，使用 G8275.1 和 G8275.2 配置文件获得全时序和部分时序支持（请参阅应用手册 PTP 配置文件 G.8275.1 和 G.8275.2 的 LMK5XXXS1 网络同步器合规性测试报告）。有关 TI 完整的 IEEE-1588 PTP 和 SyncE 时钟选项的更多信息，请访问 TI 的时钟和计时 页面。

TI 的网络同步器利用数字锁相环 (DPLL) 和模拟锁相环 (APLL) 组合与基准时钟保持锁相。当 DPLL 跟踪基准时钟的相位时，DPLL 通过持续更新 APLL 分子来控制时钟输出相位。LMK5B33216 包含三对 DPLL + APLL，最多支持三个同步域和频域。

使用 DPLL + APLL 对时，时钟输出可以在两个输入 (LMK5B33216) 或四个输入 (LMK5B33414) 之间进行锁相。或者，当仅使用 APLL 时，输出可以锁定到单个基准或振荡器。该器件可在三种模式下工作：DPLL 处于活动状态时正常运行、输入时钟不可用时保持，以及 DPLL 关闭且只有内部 APLL 正常工作时的自由运行。

此外，LMK5B33216 还提供输入时钟检测和监控、漂移和抖动滤波、无中断切换、保持和零延迟模式 (ZDM) 功能。每个 DPLL 都包括一个可编程环路带宽 (LBW)，可更大限度地提高灵活性和易用性，无需外部环路滤波器元件即可将环路带宽设置在 1MHz 至 4kHz 之间。对于 SyncE 输入时钟，TI 建议将 DPLL LBW 设置在 1Hz 至 3Hz 之间，从而滤除 SyncE 瞬态噪声。除一个外部电容器外，APLL 环路滤波器也完全集成。

LMK5B33216 时钟输出可配置为多种输出格式：使用高摆幅差动信号 (HSDS) 驱动器的 1.8V 或 2.65V LVCMOS、HCSL 和 AC-LVPECL、AC-CML 或 LVDS。可对输出摆幅和共模电压进行编程，使用 HSDS 格式来满足各种接收器要求。