图 3-2 表示 SR 开通时间超过 LLC 转换器谐振周期的工作条件。如果 PWM 周期实际跨越 2 个 PWM 计数器周期，那么当频率发生巨大变化时，可能会造成 PWM 波形紊乱。

当 PWM 频率低于 LLC 谐振频率时，需要限制 SR 开关的开通时间。否则，SR MOS 上会存在反向电流，这会严重影响转换器的效率，甚至会因为体二极管的反向恢复而使转换器面临危险。

第 3 代 C2000 器件的 CLB 模块使之很容易实现高度灵活的 PWM 波形。限制 PWM 开通时间的 CLB 设计如图 3-3 所示。

在此设计中，配置了计数器，以限制 SR PWM 的最大开通时间。计数器在收到 SR PWM 上升沿后开始计数，并在达到配置的匹配值时生成一个脉冲（匹配 1）。匹配值通过 CLB 时钟计数决定最大开通时间。

在 LUT0 中，输入为 2 时匹配信号是“ORed”，这是原始 SR PWM 的下降沿，然后 PWM 连接到 FSM_0。通过正确配置 FSM，e0（原始 PWM 上升沿）能够拉高 FSM_S0 的 S0，e1（原始 PWM 的下降沿或计数器 0 匹配信号）能够拉低 S0。通过这样做，S0 成为优化的 PWM，如果开通时间超过最大值，可以拉低它。图 3-4 显示了 CLB 内部信号的波形。

最终，FSM_S0 可通过 OUTLUT 成为 CLB 输出，并通过配置 CLB 输出多路复用器最后作为 PWM 输出折回。

图 3-6 显示 PWM 周期从 3µs 变为 15µs、同时最大开通时间限制为 5µs 时的波形。如波形所示，当开通时间达到 5μs 时，优化的 PWM 立即拉下，因此该特性可以用来限制 LLC 转换器中 SR FET 的反向电流。