1 调优算法概述

SD Group 和 JEDEC Solid State Technology Association 推荐使用读取调优算法，以补偿在 50MHz 以上频率下高速工作时由一系列系统因素造成的计时差。这些因素包括硅工艺、工作温度和电压、PCB 装载以及 SD 和 eMMC 从器件输出计时等发生变化。

在读取调优过程中，通过在完整 32 个延迟率元素内单步增量的延迟模块，对 CLK-DAT 锁存位置进行调节。此调节可通过自动硬件调优或手动软件调优进行。硬件调优机制存在局限性，因此推荐使用软件调优机制。本应用报告简要描述了硬件调优机制的局限性，并对软件调优算法进行了详细说明。