ZHCAAK9A November   2018  – August 2021 AFE7684 , AFE7685 , AFE7686

 

  1.   商标
  2. 1引言
    1. 1.1 AFE76xx 系列器件
  3. 2TSW4086 参考设计
    1. 2.1 TSW4086 EVM 设置
    2. 2.2 TSW4086 编程
  4. 3小型蜂窝和中继器的系统配置
    1. 3.1 示例用例
    2. 3.2 示例用例的系统方框图
  5. 4AFE76xx 配置或用例
    1. 4.1 4G 用例的配置选项
      1. 4.1.1 时钟和采样率
      2. 4.1.2 数字数据路径和 JESD 模式
    2. 4.2 5G 用例的配置选项
      1. 4.2.1 时钟和采样率
      2. 4.2.2 数字数据路径和 JESD 模式
  6. 5用例的实现选择
    1. 5.1 2T2R2FB 窄带用例
    2. 5.2 2T4R 窄带用例
    3. 5.3 2T2R 窄带用例
    4. 5.4 2T2FB 窄带用例
    5. 5.5 5G 光中继器用例（采用 1/2 FB TDD 模式的 2T2R）
    6. 5.6 5G 射频中继器用例 (2T2R 1/2 FB)
  7. 6测试结果
    1. 6.1 窄带配置的测试结果
    2. 6.2 宽带配置的测试结果
  8. 7修订历史记录

5.1 2T2R2FB 窄带用例

下行链路路径比上行链路路径通常需要更大的带宽，因此根据 TX 基带采样率，下行链路路径和反馈路径只有一个选择，而上行链路有两种方式可选。其中一种就是，两条上行链路路径使用两条 SERDES 通道。在此用例中，上行链路的 SERDES 通道速率采用半速率模式。另一方面，可以提高上行链路的 SERDES 通道速率，这同样可以实现达 10Gbps 的 SERDES 通道速率。与案例 1 相比，这种配置会使 SERDES 通道数量减少。

表 5-1 2T2R2FB
设计选项案例 1案例 2
JESD 模式SERDES 通道速率JESD 模式SERDES 通道速率
上行链路244105 Gbps1481010Gbps
下行链路4421010Gbps4421010Gbps
反馈路径4421010Gbps4421010Gbps
SERDES 通道数109

从功耗和电路板布局方面来看，系统设计人员可能更喜欢案例 2，因为该案例使用的 SERDES 通道较少。虽然 14810 的 JESD 模式将两个复杂数据流封装到一个 SERDES 通道中，但 FPGA 应支持正确解包，以避免 I 和 Q 之间或两条上行链路路径之间发生数据交换。根据 FPGA 端 JESD/SERDES 的可用特性，即使案例 1 是异构 SERDES 案例，需要更多 SERDES 通道，系统工程师也可能更喜欢实现该案例。