ZHCSOF2B July   2021  – February 2024 LMX1204

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
        4. 6.3.3.4 时钟倍频器和滤波器模式
          1. 6.3.3.4.1 有关时钟倍频器的一般信息
          2. 6.3.3.4.2 时钟倍频器的状态机时钟
            1. 6.3.3.4.2.1 状态机时钟
          3. 6.3.3.4.3 时钟倍频器校准
          4. 6.3.3.4.4 使用 x1 时钟倍频器作为滤波器
          5. 6.3.3.4.5 时钟倍频器锁定检测
      4. 6.3.4 器件功能模式配置
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK_DIV_PRE 和 LOGICLK_DIV 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 用于 LOGICLK 的 SYSREF 输出缓冲器
        2. 6.3.6.2 SYSREF 频率和延迟生成
        3. 6.3.6.3 SYSREFREQ 引脚和 SYSREFREQ_SPI 字段
          1. 6.3.6.3.1 SYSREFREQ 引脚共模电压
          2. 6.3.6.3.2 SYSREFREQ 窗口化特性
            1. 6.3.6.3.2.1 SYSREF 窗口化操作的一般过程流程图
            2. 6.3.6.3.2.2 具有延迟发生器的 SYSREFREQ 中继器模式（重定时）
      7. 6.3.7 SYNC 特性
    4. 6.4 器件功能模式
  8. 7 寄存器映射
    1. 7.1 LMX1204 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 SYSREFREQ 输入配置
      2. 8.1.2 降低 SYSREF 共模电压
      3. 8.1.3 电流消耗
      4. 8.1.4 处理未使用的引脚
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.6 SYSREF

SYSREF 允许生成符合 JESD204B/C 标准的低频信号，该信号重新计时为主输出或 LOGICLK 输出。CLKOUT 和 SYSREF 输出之间的延迟可通过软件进行调整。SYSREF 输出可使用内部 SYSREF 分频器配置为发生器，也可配置为在 SYSREFREQ 引脚上复制信号的中继器。主时钟的 SYSREF 发生器与 LOGICLK 输出的 SYSREF 发生器相同。

表 6-8 SYSREF 模式
SYSREF_MODE 说明
0 发生器模式

内部发生器产生连续的 SYSREF 脉冲流。SYSREFREQ 引脚或 SYSREFREQ_SPI 位可用于从通道中对 SYSREF 分频器进行门控，从而改善噪声隔离，而不会中断 SYSREF 分频器的同步。SYSREFREQ 引脚或 SYSREFREQ_SPI 位必须为高电平，SYSREF 输出才能进行输出。
1 脉冲发生器

内部发生器生成一个由 1 至 16 个脉冲组成的脉冲群，该脉冲群由 SYSREF_PULSE_COUNT 设置，发生在 SYSREFREQ 引脚的上升沿之后或在 SYSREFREQ_SPI 位从 0 更改为 1 之后（假设 SYSREFREQ 引脚被强制为低电平状态）。
2 中继器模式

SYSREFREQ 引脚输入重新计时为时钟输出，然后根据 SYSREF_DELAY_BYPASS 字段进行延迟，再发送到 SYSREFOUT 输出引脚。
GUID-20240214-SS0I-HC2B-RMFN-F5WWNCBXQTF3-low.svg图 6-3 发生器模式下的 SYSREF 电路功能方框图
GUID-20240214-SS0I-MGHM-GFN0-NLHHDKM3FVSB-low.svg图 6-4 脉冲发生器模式下的 SYSREF 电路功能方框图
GUID-20240214-SS0I-TDRL-W7ZT-FL8CNKPKWS6B-low.svg图 6-5 中继器模式下的 SYSREF 电路功能方框图

要运行 SYSREFREQ_SPI 位控制的 SYSREF 输出（脉冲发生器）和 SYNC，请从外部将 SYSREFREQ 引脚设置为低逻辑状态。例如，确保 SYSREFREQ_N 引脚的电平 (400mV) 高于 SYSREFREQ_P 引脚的电平，并保持输入共模电压要求。

GUID-20231214-SS0I-N8FH-91Q6-3DCSPQ7L1QSX-low.svg图 6-6 SYSREFREQ 引脚逻辑低电平设置

例如，要在 2.5V 的 VCC 下保持 400mV 的最小电压差，通过 100Ω 消耗的电流将为 4mA。在本例中，将 SYSREFREQ_P 引脚保持在 1.4V 直流电压，将 R2 设置为 350Ω，将 R1 设置为 175Ω，使 SYSREFREQ_N 引脚处的电压为 1.8V。