ZHCSOF2B July   2021  – February 2024 LMX1204

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
        4. 6.3.3.4 时钟倍频器和滤波器模式
          1. 6.3.3.4.1 有关时钟倍频器的一般信息
          2. 6.3.3.4.2 时钟倍频器的状态机时钟
            1. 6.3.3.4.2.1 状态机时钟
          3. 6.3.3.4.3 时钟倍频器校准
          4. 6.3.3.4.4 使用 x1 时钟倍频器作为滤波器
          5. 6.3.3.4.5 时钟倍频器锁定检测
      4. 6.3.4 器件功能模式配置
      5. 6.3.5 LOGICLK 输出
        1. 6.3.5.1 LOGICLK 输出格式
        2. 6.3.5.2 LOGICLK_DIV_PRE 和 LOGICLK_DIV 分频器
      6. 6.3.6 SYSREF
        1. 6.3.6.1 SYSREF 输出缓冲器
          1. 6.3.6.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.6.1.2 用于 LOGICLK 的 SYSREF 输出缓冲器
        2. 6.3.6.2 SYSREF 频率和延迟生成
        3. 6.3.6.3 SYSREFREQ 引脚和 SYSREFREQ_SPI 字段
          1. 6.3.6.3.1 SYSREFREQ 引脚共模电压
          2. 6.3.6.3.2 SYSREFREQ 窗口化特性
            1. 6.3.6.3.2.1 SYSREF 窗口化操作的一般过程流程图
            2. 6.3.6.3.2.2 具有延迟发生器的 SYSREFREQ 中继器模式（重定时）
      7. 6.3.7 SYNC 特性
    4. 6.4 器件功能模式
  8. 7 寄存器映射
    1. 7.1 LMX1204 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 SYSREFREQ 输入配置
      2. 8.1.2 降低 SYSREF 共模电压
      3. 8.1.3 电流消耗
      4. 8.1.4 处理未使用的引脚
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.6.2 SYSREF 频率和延迟生成

SYSREF 电路可以产生与 fCLKIN 同步的输出信号。该输出可能是单个脉冲，也可能是一系列脉冲，亦或是连续的脉冲流。在发生器模式下，SYSREF_DIV_PRE 和 SYSREF_DIV 值用于将 CLKIN 频率分频为时钟恢复到输出的较低频率。在中继器模式下，此信号是在 SYSREFREQ 引脚上输入的。每个输出都有一个独立的延迟控制。

表 6-11 SYSREF 模式
SYSREF_MODE 说明
0 发生器模式（连续）

内部发生器产生连续的 SYSREF 脉冲流。SYSREFREQ 引脚或 SYSREFREQ_SPI 字段可用于从通道中对 SYSREF 分频器进行门控，从而改善噪声隔离，而不会中断 SYSREF 分频器的同步。SYSREFREQ 引脚或 SYSREFREQ_SPI 字段必须为高电平，SYSREF 输出才能进行输出。
1 发生器模式（脉冲发生器）

内部发生器会生成一个由 1 至 16 个脉冲组成的脉冲群，该脉冲群由 SYSREF_PULSE_COUNT 设置，发生在 SYSREFREQ 引脚的上升沿之后
2 中继器模式

SYSREFREQ 引脚重新计时为时钟输出，然后根据 SYSREF_DELAY_BYPASS 字段进行延迟，再发送到 SYSREFOUT 输出。
GUID-20210304-CA0I-CPNP-XDKH-N9BF57M2ZJ4S-low.svg图 6-8 SYSREF 发生器图

对于发生器模式下 SYSREF 输出的频率，必须使用 SYSREF_DIV_PRE 分频器来确保 SYSREF_DIV 分频器的输入不超过 3.2GHz。

表 6-12 SYSREF_DIV_PRE 设置
fCLKIN SYSREF_DIV_PRE 总 SYSREF 分频范围
3.2GHz 或更低 ÷1、2 或 4 ÷2、3、4、...16380
3.2GHz < fCLKIN ≤ 6.4GHz ÷2 或 4 ÷4、6、8、… 16380
fCLKIN > 6.4GHz ÷4 ÷8、12、16、… 16380

对于延迟，输入时钟频率除以 SYSREF_DELAY_DIV 以生成 fINTERPOLATOR。其范围受限，如表 6-13 所示。另请注意，当 SYSREF_DELAY_BYPASS=0 或 2（延迟发生器用于发生器模式）并且 SYSREF_MODE = 0 或 1（发生器模式）时，SYSREF 输出频率必须是相位内插器频率的倍数。

fINTERPOLATOR % fSYSREF = 0。

表 6-13 SYSREF 延迟设置
fCLKIN SYSREF_DELAY_DIV SYSREFx_DELAY_SCALE fINTERPOLATOR
6.4GHz < fCLKIN ≤ 12.8GHz 16 0 0.4GHz 至 0.8GHz
3.2GHz < fCLKIN ≤ 6.4GHz 8 0 0.4GHz 至 0.8GHz
1.6GHz < fCLKIN ≤ 3.2GHz 4 0 0.4GHz 至 0.8GHz
0.8GHz < fCLKIN ≤1.6GHz 2 0 0.4GHz 至 0.8GHz
0.4GHz < fCLKIN ≤ 0.8GHz 2 1 0.2GHz 至 0.4GHz
0.3GHz < fCLKIN ≤ 0.4GHz 2 2 0.15GHz 至 0.2GHz

最大延迟等于相位内插器周期，并且有 4x127 = 508 个不同的延迟步长。根据方程式 2 来计算每个步长的大小。

方程式 2. DelayStepSize = 1/( fINTERPOLATOR × 508) = SYSREF_DELAY_DIV/( fCLKIN × 508)

根据方程式 3 来计算总延迟。

方程式 3. TotalDelay=DelayStepSize × StepNumber

表 6-14 展示了每个延迟的步长数。

表 6-14 StepNumber 的计算
SYSREFx_DELAY_PHASE STEPNUMBER
3 127 - SYSREFx_DELAY_I
2 254 - SYSREFx_DELAY_Q
0 381 - SYSREFx_DELAY_I
1 508 - SYSREFx_DELAY_Q

SYSREF_DELAY_BYPASS 字段在延迟发生器输出和中继器模式旁路信号之间进行选择。当 SYSREF_MODE 设置为连续或脉冲发生器模式时，TI 建议将 SYSREF_DELAY_BYPASS 设置为发生器模式。如果 SYSREF_MODE 设置为中继器模式，TI 建议将 SYSREF_DELAY_BYPASS 设置为旁路模式。