ZHCSXG6B November   2024  – January 2025 DRV81004-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
      1. 5.5.1 SPI 时序要求
    6. 5.6 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 控制引脚
        1. 6.3.1.1 输入引脚
        2. 6.3.1.2 nSLEEP 引脚
      2. 6.3.2 电源
        1. 6.3.2.1 运行模式
          1. 6.3.2.1.1 上电
          2. 6.3.2.1.2 睡眠模式
          3. 6.3.2.1.3 空闲模式
          4. 6.3.2.1.4 工作模式
          5. 6.3.2.1.5 跛行回家模式
          6. 6.3.2.1.6 复位条件
      3. 6.3.3 功率级
        1. 6.3.3.1 开关电阻性负载
        2. 6.3.3.2 电感式输出钳位
        3. 6.3.3.3 最大负载电感
        4. 6.3.3.4 并联开关通道
      4. 6.3.4 保护和诊断
        1. 6.3.4.1 VM 欠压
        2. 6.3.4.2 过流保护
        3. 6.3.4.3 过热保护
        4. 6.3.4.4 过热警告
        5. 6.3.4.5 跛行回家模式下的过热和过流保护
        6. 6.3.4.6 反极性保护
        7. 6.3.4.7 过压保护
        8. 6.3.4.8 输出状态监控
      5. 6.3.5 SPI 通信
        1. 6.3.5.1 SPI 信号说明
          1. 6.3.5.1.1 片选 (nSCS)
            1. 6.3.5.1.1.1 逻辑高电平到逻辑低电平转换
            2. 6.3.5.1.1.2 逻辑低电平到逻辑高电平转换
          2. 6.3.5.1.2 串行时钟 (SCLK)
          3. 6.3.5.1.3 串行数据输入 (SDI)
          4. 6.3.5.1.4 串行数据输出 (SDO)
        2. 6.3.5.2 菊花链功能
        3. 6.3.5.3 SPI 协议
        4. 6.3.5.4 SPI 寄存器
          1. 6.3.5.4.1  标准诊断寄存器
          2. 6.3.5.4.2  输出控制寄存器
          3. 6.3.5.4.3  输入 0 映射寄存器
          4. 6.3.5.4.4  输入 1 映射寄存器
          5. 6.3.5.4.5  输入状态监控寄存器
          6. 6.3.5.4.6  开路负载电流控制寄存器
          7. 6.3.5.4.7  输出状态监控寄存器
          8. 6.3.5.4.8  配置寄存器
          9. 6.3.5.4.9  输出清除锁存寄存器
          10. 6.3.5.4.10 配置寄存器 2
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 典型应用
      2. 7.1.2 建议的外部元件
      3. 7.1.3 应用曲线图
    2. 7.2 布局
      1. 7.2.1 布局指南
      2. 7.2.2 封装尺寸兼容性
  9. 8 器件和文档支持
    1. 8.1 接收文档更新通知
    2. 8.2 支持资源
    3. 8.3 商标
    4. 8.4 静电放电警告
    5. 8.5 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.5.2 菊花链功能

DRV81004-Q1的 SPI 提供菊花链功能。在此配置中，多个器件由同一 nSCS 信号 MCSN 激活。一个器件的 SDI 线路连接到另一器件的 SDO 线路以构建一个链。链的末端分别连接到主器件的输出端和输入端（M-SDO 和 M-SDI）。命令器件提供时钟 M-SCLK，该时钟连接到链中每个器件的 SCLK 线路。

DRV81004-Q1 菊花链配置图 6-16 菊花链配置
在每个器件的 SPI 块中，有一个移位寄存器，其中 SDI 线路的每个位在每个 SCLK 中移位。位的移出发生在 SDO 引脚上。16 个 SCLK 周期后，一个器件的数据传输完成。

在单芯片配置中，nSCS 线路必须变为逻辑高电平才能使器件确认传输的数据。在菊花链配置中，在器件 1 移出的数据已移入器件 2。在菊花链中使用三个器件时，必须在这些器件中移位 8 位的若干倍（具体取决于多少器件具有 8 位 SPI，多少器件具有 16 位 SPI）。之后，M-nSCS 线路必须变为逻辑高电平。