ZHCSRW0C February   2023  – November 2025 AM68 , AM68A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
  6. 5 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
      1.      10
      2.      11
    3. 5.3 信号说明
      1.      13
      2. 5.3.1  ADC
        1. 5.3.1.1 MCU 域
          1.        16
          2.        17
          3.        18
      3. 5.3.2  DDRSS
        1. 5.3.2.1 MAIN 域
          1.        21
          2.        22
      4. 5.3.3  GPIO
        1. 5.3.3.1 MAIN 域
          1.        25
        2. 5.3.3.2 WKUP 域
          1.        27
      5. 5.3.4  I2C
        1. 5.3.4.1 MAIN 域
          1.        30
          2.        31
          3.        32
          4.        33
          5.        34
          6.        35
          7.        36
        2. 5.3.4.2 MCU 域
          1.        38
          2.        39
        3. 5.3.4.3 WKUP 域
          1.        41
      6. 5.3.5  I3C
        1. 5.3.5.1 MCU 域
          1.        44
      7. 5.3.6  MCAN
        1. 5.3.6.1 MAIN 域
          1.        47
          2.        48
          3.        49
          4.        50
          5.        51
          6.        52
          7.        53
          8.        54
          9.        55
          10.        56
          11.        57
          12.        58
          13.        59
          14.        60
          15.        61
          16.        62
          17.        63
          18.        64
        2. 5.3.6.2 MCU 域
          1.        66
          2.        67
      8. 5.3.7  MCSPI
        1. 5.3.7.1 MAIN 域
          1.        70
          2.        71
          3.        72
          4.        73
          5.        74
          6.        75
          7.        76
        2. 5.3.7.2 MCU 域
          1.        78
          2.        79
      9. 5.3.8  UART
        1. 5.3.8.1 MAIN 域
          1.        82
          2.        83
          3.        84
          4.        85
          5.        86
          6.        87
          7.        88
          8.        89
          9.        90
          10.        91
        2. 5.3.8.2 MCU 域
          1.        93
        3. 5.3.8.3 WKUP 域
          1.        95
      10. 5.3.9  MDIO
        1. 5.3.9.1 MAIN 域
          1.        98
        2. 5.3.9.2 MCU 域
          1.        100
      11. 5.3.10 CPSW2G
        1. 5.3.10.1 MAIN 域
          1.        103
        2. 5.3.10.2 MCU 域
          1.        105
      12. 5.3.11 ECAP
        1. 5.3.11.1 MAIN 域
          1.        108
          2.        109
          3.        110
      13. 5.3.12 EQEP
        1. 5.3.12.1 MAIN 域
          1.        113
          2.        114
          3.        115
      14. 5.3.13 EPWM
        1. 5.3.13.1 MAIN 域
          1.        118
          2.        119
          3.        120
          4.        121
          5.        122
          6.        123
          7.        124
      15. 5.3.14 USB
        1. 5.3.14.1 MAIN 域
          1.        127
      16. 5.3.15 显示端口
        1. 5.3.15.1 MAIN 域
          1.        130
      17. 5.3.16 HyperLink
        1. 5.3.16.1 MAIN 域
          1.        133
          2.        134
          3.        135
      18. 5.3.17 PCIE
        1. 5.3.17.1 MAIN 域
          1.        138
      19. 5.3.18 SERDES
        1. 5.3.18.1 MAIN 域
          1.        141
      20. 5.3.19 DSI
        1. 5.3.19.1 MAIN 域
          1.        144
          2.        145
      21. 5.3.20 CSI
        1. 5.3.20.1 MAIN 域
          1.        148
          2.        149
      22. 5.3.21 MCASP
        1. 5.3.21.1 MAIN 域
          1.        152
          2.        153
          3.        154
          4.        155
          5.        156
      23. 5.3.22 DMTIMER
        1. 5.3.22.1 MAIN 域
          1.        159
        2. 5.3.22.2 MCU 域
          1.        161
      24. 5.3.23 CPTS
        1. 5.3.23.1 MAIN 域
          1.        164
        2. 5.3.23.2 MCU 域
          1.        166
      25. 5.3.24 DSS
        1. 5.3.24.1 MAIN 域
          1.        169
      26. 5.3.25 GPMC
        1. 5.3.25.1 MAIN 域
          1.        172
      27. 5.3.26 MMC
        1. 5.3.26.1 MAIN 域
          1.        175
          2.        176
      28. 5.3.27 OSPI
        1. 5.3.27.1 MCU 域
          1.        179
          2.        180
      29. 5.3.28 Hyperbus
        1. 5.3.28.1 MCU 域
          1.        183
      30. 5.3.29 仿真和调试
        1. 5.3.29.1 MAIN 域
          1.        186
          2.        187
      31. 5.3.30 系统和其他
        1. 5.3.30.1 启动模式配置
          1.        190
        2. 5.3.30.2 时钟
          1.        192
          2.        193
        3. 5.3.30.3 系统
          1.        195
          2.        196
        4. 5.3.30.4 EFUSE
          1.        198
        5. 5.3.30.5 VMON
          1.        200
      32. 5.3.31 电源
        1.       202
    4. 5.4 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  通电时间 (POH) 限制
    5. 6.5  运行性能点
    6. 6.6  电气特性
      1. 6.6.1  I2C 开漏失效防护 (I2C OD FS) 电气特性
      2. 6.6.2  失效防护复位（FS 复位）电气特性
      3. 6.6.3  HFOSC/LFOSC 电气特性
      4. 6.6.4  eMMCPHY 电气特性
      5. 6.6.5  SDIO 电气特性
      6. 6.6.6  CSI2/DSI D-PHY 电气特性
      7. 6.6.7  ADC12B 电气特性
      8. 6.6.8  LVCMOS 电气特性
      9. 6.6.9  USB2PHY 电气特性
      10. 6.6.10 串行器/解串器 2-L-PHY/4-L-PHY 电气特性
      11. 6.6.11 UFS M-PHY 电气特性
      12. 6.6.12 eDP/DP AUX-PHY 电气特性
      13. 6.6.13 DDR0 电气特性
    7. 6.7  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 OTP 电子保险丝编程的建议运行条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8  热阻特性
      1. 6.8.1 ALZ 封装的热阻特性
    9. 6.9  温度传感器特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源时序控制
        1. 6.10.2.1 电源压摆率要求
        2. 6.10.2.2 组合式 MCU 域和 Main 域上电时序
        3. 6.10.2.3 组合式 MCU 域和 Main 域下电时序 - 选项 1
        4. 6.10.2.4 隔离式 MCU 域和 Main 域上电时序
        5. 6.10.2.5 隔离式 MCU 域和 Main 域下电时序 - 选项 1
        6. 6.10.2.6 独立的 MCU 域和 Main 域，仅 MCU 时序的进入和退出
        7. 6.10.2.7 独立的 MCU 域和 Main 域，DDR 保持状态的进入和退出
        8. 6.10.2.8 独立的 MCU 域和 Main 域，GPIO 保持时序的进入和退出
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规格
        1. 6.10.4.1 输入和输出时钟/振荡器
          1. 6.10.4.1.1 WKUP_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS 数字时钟源
          3. 6.10.4.1.3 辅助 OSC1 内部振荡器时钟源
            1. 6.10.4.1.3.1 负载电容
            2. 6.10.4.1.3.2 并联电容
          4. 6.10.4.1.4 辅助 OSC1 LVCMOS 数字时钟源
          5. 6.10.4.1.5 未使用辅助 OSC1
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 模块和外设时钟频率
      5. 6.10.5 外设
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK 时序要求
          2. 6.10.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.10.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.10.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.10.5.2  CPSW2G
          1. 6.10.5.2.1 CPSW2G MDIO 接口时序
          2. 6.10.5.2.2 CPSW2G RMII 时序
            1. 6.10.5.2.2.1 CPSW2G RMII[x]_REF_CLK 时序要求 - RMII 模式
            2. 6.10.5.2.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RX_ER 时序要求 - RMII 模式
            3. 6.10.5.2.2.3 CPSW2G RMII[x]_TXD[1:0] 和 RMII[x]_TX_EN 开关特性 - RMII 模式
          3. 6.10.5.2.3 CPSW2G RGMII 时序
            1. 6.10.5.2.3.1 RGMII[x]_RXC 时序要求 - RGMII 模式
            2. 6.10.5.2.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的 CPSW2G 时序要求 - RGMII 模式
            3. 6.10.5.2.3.3 CPSW2G RGMII[x]_TXC 开关特性 - RGMII 模式
            4. 6.10.5.2.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
        3. 6.10.5.3  CSI-2
        4. 6.10.5.4  DDRSS
        5. 6.10.5.5  DSS
        6. 6.10.5.6  eCAP
          1. 6.10.5.6.1 eCAP 的时序要求
          2. 6.10.5.6.2 eCAP 的开关特性
        7. 6.10.5.7  EPWM
          1. 6.10.5.7.1 eHRPWM 的时序要求
          2. 6.10.5.7.2 eHRPWM 的开关特性
        8. 6.10.5.8  eQEP
          1. 6.10.5.8.1 eQEP 的时序要求
          2. 6.10.5.8.2 eQEP 的开关特性
        9. 6.10.5.9  GPIO
          1. 6.10.5.9.1 GPIO 时序要求
          2. 6.10.5.9.2 GPIO 开关特性
        10. 6.10.5.10 GPMC
          1. 6.10.5.10.1 GPMC 和 NOR 闪存 - 同步模式
            1. 6.10.5.10.1.1 GPMC 和 NOR 闪存时序要求 - 同步模式
            2. 6.10.5.10.1.2 GPMC 和 NOR 闪存开关特性 - 同步模式
          2. 6.10.5.10.2 GPMC 和 NOR 闪存 - 异步模式
            1. 6.10.5.10.2.1 GPMC 和 NOR 闪存时序要求 - 异步模式
            2. 6.10.5.10.2.2 GPMC 和 NOR 闪存开关特性 - 异步模式
          3. 6.10.5.10.3 GPMC 和 NAND 闪存 - 异步模式
            1. 6.10.5.10.3.1 GPMC 和 NAND 闪存时序要求 - 异步模式
            2. 6.10.5.10.3.2 GPMC 和 NAND 闪存开关特性 - 异步模式
          4. 6.10.5.10.4 GPMC0 IOSET
        11. 6.10.5.11 HyperBus
          1. 6.10.5.11.1 HyperBus 的时序要求
          2. 6.10.5.11.2 HyperBus 166MHz 开关特性
          3. 6.10.5.11.3 HyperBus 100MHz 开关特性
        12. 6.10.5.12 I2C
        13. 6.10.5.13 I3C
        14. 6.10.5.14 MCAN
        15. 6.10.5.15 MCASP
        16. 6.10.5.16 MCSPI
          1. 6.10.5.16.1 MCSPI - 控制器模式
          2. 6.10.5.16.2 MCSPI - 外设模式
        17. 6.10.5.17 MMCSD
          1. 6.10.5.17.1 MMC0 - eMMC 接口
            1. 6.10.5.17.1.1 旧 SDR 模式
            2. 6.10.5.17.1.2 高速 SDR 模式
            3. 6.10.5.17.1.3 高速 DDR 模式
            4. 6.10.5.17.1.4 HS200 模式
            5. 6.10.5.17.1.5 HS400 模式
          2. 6.10.5.17.2 MMC1 - SD/SDIO 接口
            1. 6.10.5.17.2.1 默认速度模式
            2. 6.10.5.17.2.2 高速模式
            3. 6.10.5.17.2.3 UHS-I SDR12 模式
            4. 6.10.5.17.2.4 UHS-I SDR25 模式
            5. 6.10.5.17.2.5 UHS-I SDR50 模式
            6. 6.10.5.17.2.6 UHS-I DDR50 模式
            7. 6.10.5.17.2.7 UHS-I SDR104 模式
        18. 6.10.5.18 CPTS
          1. 6.10.5.18.1 CPTS 时序要求
          2. 6.10.5.18.2 CPTS 开关特性
        19. 6.10.5.19 OSPI
          1. 6.10.5.19.1 OSPI0/1 PHY 模式
            1. 6.10.5.19.1.1 具有 PHY 数据训练的 OSPI0/1
            2. 6.10.5.19.1.2 无数据训练的 OSPI
              1. 6.10.5.19.1.2.1 OSPI 时序要求 - SDR 模式
              2. 6.10.5.19.1.2.2 OSPI 开关特性 - SDR 模式
              3. 6.10.5.19.1.2.3 OSPI 时序要求 - DDR 模式
              4. 6.10.5.19.1.2.4 OSPI 开关特性 - PHY DDR 模式
          2. 6.10.5.19.2 OSPI0/1 Tap 模式
            1. 6.10.5.19.2.1 OSPI0 Tap SDR 时序
            2. 6.10.5.19.2.2 OSPI0 Tap DDR 时序
        20. 6.10.5.20 PCIE
        21. 6.10.5.21 计时器
          1. 6.10.5.21.1 计时器的时序要求
          2. 6.10.5.21.2 计时器的开关特性
        22. 6.10.5.22 UART
          1. 6.10.5.22.1 UART 的时序要求
          2. 6.10.5.22.2 UART 开关特性
        23. 6.10.5.23 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 迹线
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG 电气数据和时序
            1. 6.10.6.2.1.1 JTAG 时序要求
            2. 6.10.6.2.1.2 JTAG 开关特性
  8. 7 详细说明
  9. 8 应用、实施和布局
    1. 8.1 器件连接和布局基本准则
      1. 8.1.1 电源去耦和大容量电容
        1. 8.1.1.1 配电网络实施指南
      2. 8.1.2 外部振荡器
      3. 8.1.3 JTAG 和 EMU
      4. 8.1.4 复位
      5. 8.1.5 未使用的引脚
      6. 8.1.6 JacintoTM 7 器件硬件设计指南
    2. 8.2 外设和接口的相关设计信息
      1. 8.2.1 LPDDR4 电路板设计和布局布线指南
      2. 8.2.2 OSPI 和 QSPI 电路板设计和布局指南
        1. 8.2.2.1 无环回和内部焊盘环回
        2. 8.2.2.2 外部电路板环回
        3. 8.2.2.3 DQS（仅适用于八路闪存器件）
      3. 8.2.3 USB VBUS 设计指南
      4. 8.2.4 使用 VMON/POK 的系统电源监测设计指南
      5. 8.2.5 高速差分信号布线指南
      6. 8.2.6 散热解决方案指导
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 商标
    5. 9.5 支持资源
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALZ|770
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.10.5.17.2 MMC1 - SD/SDIO 接口

MMC1 接口符合 SD 主机控制器标准规范 4.10 和 SD 物理层规范 v3.01 以及 SDIO 规范 v3.00，并支持以下 SD 卡应用：

  • 默认速度
  • 高速
  • UHS–I SDR12
  • UHS–I SDR25
  • UHS–I SDR50
  • UHS–I SDR104
  • UHS–I DDR50

表 6-71 提供了 MMC1/2 时序模式所需的 DLL 软件配置设置。

表 6-71 所有时序模式的 MMC1 DLL 延迟映射
寄存器名称 MMCSD1_MMC_SSCFG_PHY_CTRL_4_REG
位字段 [20] [15:12] [8] [4:0]
位字段名称 OTAPDLYENA OTAPDLYSEL ITAPDLYENA ITAPDLYSEL
模式 说明 延迟
启用		 延迟
值		 输入
延迟
启用		 输入
延迟
值
默认
速度		 4 位 PHY 工作
3.3V，25MHz		 NA(1) 不适用(1) 0x0 0x0
高速
 4 位 PHY 工作
3.3V，50MHz		 NA(1) 不适用(1) 0x0 0x0
UHS-I
SDR12		 4 位 PHY 工作
1.8V，25MHz		 0x1 0xF 0x0 0x0
UHS-I
SDR25		 4 位 PHY 工作
1.8V，50MHz		 0x1 0xF 0x0 0x0
UHS-I
SDR50		 4 位 PHY 工作
1.8V，100MHz		 0x1 0xC 0x1 调优(2)
UHS-I
DDR50		 4 位 PHY 工作
1.8V，50MHz		 0x1 0xC 0x1 调优(2)
UHS-I
SDR104		 4 位 PHY 工作
1.8V 200MHz		 0x1 0x5 0x1 调优(2)
(1) 不适用意味着当以半周期时序运行（此模式强制要求）时，该寄存器字段无功能。
(2) 调优意味着此模式需要使用调优算法来确定适当输入时序

表 6-72 展示了 MMC1 的时序条件。

表 6-72 MMC1 时序条件
参数最小值最大值单位
输入条件
SRI输入压摆率默认速度，高速0.692.06V/ns
UHS-I SDR12、UHS-I SDR250.341.34V/ns
USH-1 DDR50 1.00 2.00 V/ns
输出条件
CL输出负载电容所有模式110pF
PCB 连接要求
td(Trace Delay)每条引线的传播延迟UHS–I DDR50240.031134ps
所有其他模式1261386ps
td(Trace Mismatch Delay)所有布线之间的传播延迟不匹配UHS–I DDR5020ps
UHS–I SDR104 8 ps
所有其他模式100ps