ZHCSXL1 数据表 | 德州仪器 TI.com.cn

ZHCSXL1A December 2024 – May 2025 AM62D-Q1

PRODUCTION DATA

1
1 特性
2 应用
3 说明
1. 3.1 功能方框图
4 器件比较
1. 4.1 相关产品
5 端子配置和功能
1. 5.1 引脚图
2. 5.2 引脚属性
  1. 11
  2. 12
3. 5.3 信号说明
  1. 14
  2. 5.3.1 CPSW3G
    1. 5.3.1.1 MAIN 域
      1. 17
      2. 18
      3. 19
      4. 20
  3. 5.3.2 CPTS
    1. 5.3.2.1 MAIN 域
      1. 23
  4. 5.3.3 CSI-2
    1. 5.3.3.1 MAIN 域
      1. 26
  5. 5.3.4 DDRSS
    1. 5.3.4.1 MAIN 域
      1. 29
  6. 5.3.5 ECAP
    1. 5.3.5.1 MAIN 域
      1. 32
      2. 33
      3. 34
  7. 5.3.6 仿真和调试
    1. 5.3.6.1 MAIN 域
      1. 37
    2. 5.3.6.2 MCU 域
      1. 39
  8. 5.3.7 EPWM
    1. 5.3.7.1 MAIN 域
      1. 42
      2. 43
      3. 44
      4. 45
  9. 5.3.8 EQEP
    1. 5.3.8.1 MAIN 域
      1. 48
      2. 49
      3. 50
  10. 5.3.9 GPIO
    1. 5.3.9.1 MAIN 域
      1. 53
      2. 54
    2. 5.3.9.2 MCU 域
      1. 56
  11. 5.3.10 GPMC
    1. 5.3.10.1 MAIN 域
      1. 59
  12. 5.3.11 I2C
    1. 5.3.11.1 MAIN 域
      1. 62
      2. 63
      3. 64
      4. 65
    2. 5.3.11.2 MCU 域
      1. 67
    3. 5.3.11.3 WKUP 域
      1. 69
  13. 5.3.12 MCAN
    1. 5.3.12.1 MAIN 域
      1. 72
    2. 5.3.12.2 MCU 域
      1. 74
      2. 75
  14. 5.3.13 MCASP
    1. 5.3.13.1 MAIN 域
      1. 78
      2. 79
      3. 80
  15. 5.3.14 MCSPI
    1. 5.3.14.1 MAIN 域
      1. 83
      2. 84
      3. 85
    2. 5.3.14.2 MCU 域
      1. 87
      2. 88
  16. 5.3.15 MDIO
    1. 5.3.15.1 MAIN 域
      1. 91
  17. 5.3.16 MMC
    1. 5.3.16.1 MAIN 域
      1. 94
      2. 95
      3. 96
  18. 5.3.17 OSPI
    1. 5.3.17.1 MAIN 域
      1. 99
  19. 5.3.18 电源
    1. 101
  20. 5.3.19 保留
    1. 103
  21. 5.3.20 系统和其他
    1. 5.3.20.1 启动模式配置
      1. 5.3.20.1.1 MAIN 域
        
        107
    2. 5.3.20.2 时钟
      1. 5.3.20.2.1 MCU 域
        
        110
      2. 5.3.20.2.2 WKUP 域
        
        112
    3. 5.3.20.3 系统
      1. 5.3.20.3.1 MAIN 域
        
        115
      2. 5.3.20.3.2 MCU 域
        
        117
      3. 5.3.20.3.3 WKUP 域
        
        119
    4. 5.3.20.4 VMON
      1. 121
  22. 5.3.21 计时器
    1. 5.3.21.1 MAIN 域
      1. 124
    2. 5.3.21.2 MCU 域
      1. 126
    3. 5.3.21.3 WKUP 域
      1. 128
  23. 5.3.22 UART
    1. 5.3.22.1 MAIN 域
      1. 131
      2. 132
      3. 133
      4. 134
      5. 135
      6. 136
      7. 137
    2. 5.3.22.2 MCU 域
      1. 139
    3. 5.3.22.3 WKUP 域
      1. 141
  24. 5.3.23 USB
    1. 5.3.23.1 MAIN 域
      1. 144
      2. 145
4. 5.4 引脚连接要求
6 规格
7 详细说明
8 应用、实施和布局
9 器件和文档支持
10修订历史记录
11机械、封装和可订购信息
1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)

ANF|484

散热焊盘机械数据 (封装 | 引脚)

订购信息

6.12.5.13 MCASP

注： McASP 有一个或多个可以多路复用到多个引脚的信号。本节中定义的时序要求和开关特性仅对名为 IOSET 的特定引脚组合有效。SysConfig-PinMux 工具中定义了该接口的有效引脚组合或 IOSET。

表 6-70、表 6-71、图 6-57、表 6-72 和图 6-58 说明了 MCASP 的时序条件、时序要求和开关特性。

表 6-70 MCASP 时序条件

参数		最小值	最大值	单位
输入条件
SR_I	输入压摆率	0.7	5	V/ns
输出条件
C_L	输出负载电容	1	10	pF
PCB 连接要求
t_{d(Trace Delay)}	每条引线的传播延迟	100	1100	ps
t_{d(Trace Mismatch Delay)}	所有布线之间的传播延迟不匹配		100	ps

表 6-71 MCASP 时序要求请参阅图 6-57

编号			模式⁽¹⁾	最小值	单位
ASP1	t_c(AHCLKRX)	周期时间，MCASP[x]_AHCLKR/X⁽⁴⁾		20	ns
ASP2	t_w(AHCLKRX)	脉冲持续时间，MCASP[x]_AHCLKR/X⁽⁴⁾ 高电平或低电平		0.5P⁽²⁾ - 1.53	ns
ASP3	t_c(ACLKRX)	周期时间，MCASP[x]_ACLKR/X⁽⁴⁾		20	ns
ASP4	t_w(ACLKRX)	脉冲持续时间，MCASP[x]_ACLKR/X⁽⁴⁾ 高电平或低电平		0.5R⁽³⁾ - 1.53	ns
ASP5	t_{su(AFSRX-ACLKRX)}	建立时间，MCASP[x]_AFSR/X⁽⁴⁾在 MCASP[x]_ACLKR/X 之前输入有效⁽⁴⁾	ACLKR/X 内部	9.29	ns
ASP5	t_{su(AFSRX-ACLKRX)}	建立时间，MCASP[x]_AFSR/X⁽⁴⁾在 MCASP[x]_ACLKR/X 之前输入有效⁽⁴⁾	ACLKR/X 外部输入/输出	4	ns
ASP6	t_{h(ACLKRX-AFSRX)}	保持时间，MCASP[x]_AFSR/X⁽⁴⁾ 在 MCASP[x]_ACLKR/X 之后输入有效⁽⁴⁾	ACLKR/X 内部	-1	ns
ASP6	t_{h(ACLKRX-AFSRX)}	保持时间，MCASP[x]_AFSR/X⁽⁴⁾ 在 MCASP[x]_ACLKR/X 之后输入有效⁽⁴⁾	ACLKR/X 外部输入/输出	1.6	ns
ASP7	t_{su(AXR-ACLKRX)}	建立时间，MCASP[x]_AXR⁽⁴⁾在 MCASP[x]_ACLKR/X 之前输入有效⁽⁴⁾	ACLKR/X 内部	9.29	ns
ASP7	t_{su(AXR-ACLKRX)}	建立时间，MCASP[x]_AXR⁽⁴⁾在 MCASP[x]_ACLKR/X 之前输入有效⁽⁴⁾	ACLKR/X 外部输入/输出	4	ns
ASP8	t_{h(ACLKRX-AXR)}	保持时间，MCASP[x]_AXR⁽⁴⁾ 在 MCASP[x]_ACLKR/X 之后输入有效⁽⁴⁾	ACLKR/X 内部	-1	ns
ASP8	t_{h(ACLKRX-AXR)}	保持时间，MCASP[x]_AXR⁽⁴⁾ 在 MCASP[x]_ACLKR/X 之后输入有效⁽⁴⁾	ACLKR/X 外部输入/输出	1.6	ns

(1) ACLKR 内部：ACLKRCTL.CLKRM=1，PDIR.ACLKR = 1
ACLKR 外部输入：ACLKRCTL.CLKRM=0，PDIR.ACLKR=0
ACLKR 外部输出：ACLKRCTL.CLKRM=0，PDIR.ACLKR=1
ACLKX 外部：ACLKXCTL.CLKXM=1，PDIR.ACLKX = 1
ACLKX 外部输入：ACLKXCTL.CLKXM=0，PDIR.ACLKX=0
ACLKX 外部输出：ACLKXCTL.CLKXM=0，PDIR.ACLKX=1

(2) P = AHCLKR/X 周期（以 ns 为单位）。有关 AHCLKR/X 时钟源选项的详细信息，请参阅技术参考手册“模块集成”一章的“多通道音频串行端口 (MCASP)”一节中的“McASP 时钟”表。

(3) R = ACLKR/X 周期（以 ns 为单位）。

(4) MCASP[x]_* 中的 x 为 0、1 或 2

A. 当 CLKRP = CLKXP = 0 时，MCASP 发送器配置为上升沿（移出数据），MCASP 接收器配置为下降沿（移入数据）。

B. 当 CLKRP = CLKXP = 1 时，MCASP 发送器配置为下降沿（移出数据），MCASP 接收器配置为上升沿（移入数据）。

图 6-57 MCASP 时序要求

表 6-72 MCASP 开关特性请参阅图 6-58

编号	参数	说明	模式⁽¹⁾	最小值	最大值	单位
ASP9	t_c(AHCLKRX)	周期时间，MCASP[x]_AHCLKR/X⁽⁴⁾		20		ns
ASP10	t_w(AHCLKRX)	脉冲持续时间，MCASP[x]_AHCLKR/X⁽⁴⁾ 高电平或低电平		0.5P⁽²⁾ - 2		ns
ASP11	t_c(ACLKRX)	周期时间，MCASP[x]_ACLKR/X⁽⁴⁾		20		ns
ASP12	t_w(ACLKRX)	脉冲持续时间，MCASP[x]_ACLKR/X⁽⁴⁾ 高电平或低电平		0.5R⁽³⁾ - 2		ns
ASP13	t_{d(ACLKRX-AFSRX)}	延迟时间，MCASP[x]_ACLKR/X⁽⁴⁾ 发送边沿到 MCASP[x]_AFSR/X⁽⁴⁾ 输出有效	ACLKR/X 内部	-1	7.25	ns
ASP13	t_{d(ACLKRX-AFSRX)}	延迟时间，MCASP[x]_ACLKR/X⁽⁴⁾ 发送边沿到 MCASP[x]_AFSR/X⁽⁴⁾ 输出有效	ACLKR/X 外部输入/输出	-15.29	12.84	ns
ASP14	t_d(ACLKX-AXR)	延迟时间，MCASP[x]_ACLKX⁽⁴⁾ 发送边沿到 MCASP[x]_AXR⁽⁴⁾ 输出有效	ACLKR/X 内部	-1	7.25	ns
ASP14	t_d(ACLKX-AXR)	延迟时间，MCASP[x]_ACLKX⁽⁴⁾ 发送边沿到 MCASP[x]_AXR⁽⁴⁾ 输出有效	ACLKR/X 外部输入/输出	-15.29	12.84	ns
ASP15	t_{dis(ACLKX-AXR)}	禁用时间，MCASP[x]_ACLKX⁽⁴⁾ 发送边沿到 MCASP[x]_AXR⁽⁴⁾ 输出高阻抗	ACLKR/X 内部	-1	7.25	ns
ASP15	t_{dis(ACLKX-AXR)}	禁用时间，MCASP[x]_ACLKX⁽⁴⁾ 发送边沿到 MCASP[x]_AXR⁽⁴⁾ 输出高阻抗	ACLKR/X 外部输入/输出	-14.9	14	ns

(3) R = ACLKR/X 周期（以 ns 为单位）。

(4) MCASP[x]_* 中的 x 为 0、1 或 2

A. 当 CLKRP = CLKXP = 1 时，MCASP 发送器配置为下降沿（移出数据），MCASP 接收器配置为上升沿（移入数据）。

B. 当 CLKRP = CLKXP = 0 时，MCASP 发送器配置为上升沿（移出数据），MCASP 接收器配置为下降沿（移入数据）。

图 6-58 MCASP 开关特性

有关更多信息，请参阅器件 TRM 的外设一章中的多通道音频串行端口 (MCASP) 一节。