ZHCSXL1A December   2024  – May 2025 AM62D-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
      1.      11
      2.      12
    3. 5.3 信号说明
      1.      14
      2. 5.3.1  CPSW3G
        1. 5.3.1.1 MAIN 域
          1.        17
          2.        18
          3.        19
          4.        20
      3. 5.3.2  CPTS
        1. 5.3.2.1 MAIN 域
          1.        23
      4. 5.3.3  CSI-2
        1. 5.3.3.1 MAIN 域
          1.        26
      5. 5.3.4  DDRSS
        1. 5.3.4.1 MAIN 域
          1.        29
      6. 5.3.5  ECAP
        1. 5.3.5.1 MAIN 域
          1.        32
          2.        33
          3.        34
      7. 5.3.6  仿真和调试
        1. 5.3.6.1 MAIN 域
          1.        37
        2. 5.3.6.2 MCU 域
          1.        39
      8. 5.3.7  EPWM
        1. 5.3.7.1 MAIN 域
          1.        42
          2.        43
          3.        44
          4.        45
      9. 5.3.8  EQEP
        1. 5.3.8.1 MAIN 域
          1.        48
          2.        49
          3.        50
      10. 5.3.9  GPIO
        1. 5.3.9.1 MAIN 域
          1.        53
          2.        54
        2. 5.3.9.2 MCU 域
          1.        56
      11. 5.3.10 GPMC
        1. 5.3.10.1 MAIN 域
          1.        59
      12. 5.3.11 I2C
        1. 5.3.11.1 MAIN 域
          1.        62
          2.        63
          3.        64
          4.        65
        2. 5.3.11.2 MCU 域
          1.        67
        3. 5.3.11.3 WKUP 域
          1.        69
      13. 5.3.12 MCAN
        1. 5.3.12.1 MAIN 域
          1.        72
        2. 5.3.12.2 MCU 域
          1.        74
          2.        75
      14. 5.3.13 MCASP
        1. 5.3.13.1 MAIN 域
          1.        78
          2.        79
          3.        80
      15. 5.3.14 MCSPI
        1. 5.3.14.1 MAIN 域
          1.        83
          2.        84
          3.        85
        2. 5.3.14.2 MCU 域
          1.        87
          2.        88
      16. 5.3.15 MDIO
        1. 5.3.15.1 MAIN 域
          1.        91
      17. 5.3.16 MMC
        1. 5.3.16.1 MAIN 域
          1.        94
          2.        95
          3.        96
      18. 5.3.17 OSPI
        1. 5.3.17.1 MAIN 域
          1.        99
      19. 5.3.18 电源
        1.       101
      20. 5.3.19 保留
        1.       103
      21. 5.3.20 系统和其他
        1. 5.3.20.1 启动模式配置
          1. 5.3.20.1.1 MAIN 域
            1.         107
        2. 5.3.20.2 时钟
          1. 5.3.20.2.1 MCU 域
            1.         110
          2. 5.3.20.2.2 WKUP 域
            1.         112
        3. 5.3.20.3 系统
          1. 5.3.20.3.1 MAIN 域
            1.         115
          2. 5.3.20.3.2 MCU 域
            1.         117
          3. 5.3.20.3.3 WKUP 域
            1.         119
        4. 5.3.20.4 VMON
          1.        121
      22. 5.3.21 计时器
        1. 5.3.21.1 MAIN 域
          1.        124
        2. 5.3.21.2 MCU 域
          1.        126
        3. 5.3.21.3 WKUP 域
          1.        128
      23. 5.3.22 UART
        1. 5.3.22.1 MAIN 域
          1.        131
          2.        132
          3.        133
          4.        134
          5.        135
          6.        136
          7.        137
        2. 5.3.22.2 MCU 域
          1.        139
        3. 5.3.22.3 WKUP 域
          1.        141
      24. 5.3.23 USB
        1. 5.3.23.1 MAIN 域
          1.        144
          2.        145
    4. 5.4 引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  未通过 AEC - Q100 认证的器件的 ESD 等级
    3. 6.3  符合 AEC - Q100 标准的器件的 ESD 等级
    4. 6.4  上电小时数 (POH)
    5. 6.5  建议运行条件
    6. 6.6  运行性能点
    7. 6.7  功耗摘要
    8. 6.8  电气特性
      1. 6.8.1 I2C 开漏和失效防护 (I2C OD FS) 电气特性
      2. 6.8.2 失效防护复位（FS 复位）电气特性
      3. 6.8.3 高频振荡器 (HFOSC) 电气特性
      4. 6.8.4 低频振荡器 (LFXOSC) 电气特性
      5. 6.8.5 SDIO 电气特性
      6. 6.8.6 LVCMOS 电气特性
      7. 6.8.7 CSI-2 (D-PHY) 电气特性
      8. 6.8.8 USB2PHY 电气特性
      9. 6.8.9 DDR 电气特性
    9. 6.9  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.9.1 OTP 电子保险丝编程的建议运行条件
      2. 6.9.2 硬件要求
      3. 6.9.3 编程序列
      4. 6.9.4 对硬件保修的影响
    10. 6.10 热阻特性
      1. 6.10.1 ANF 封装的热阻特性
    11. 6.11 温度传感器特性
    12. 6.12 时序和开关特性
      1. 6.12.1 时序参数和信息
      2. 6.12.2 电源要求
        1. 6.12.2.1 电源压摆率要求
        2. 6.12.2.2 电源时序
          1. 6.12.2.2.1 上电时序
          2. 6.12.2.2.2 下电时序
          3. 6.12.2.2.3 部分 IO 电源时序
      3. 6.12.3 系统时序
        1. 6.12.3.1 复位时序
        2. 6.12.3.2 错误信号时序
        3. 6.12.3.3 时钟时序
      4. 6.12.4 时钟规格
        1. 6.12.4.1 输入时钟/振荡器
          1. 6.12.4.1.1 MCU_OSC0 内部振荡器时钟源
          2. 6.12.4.1.2 MCU_OSC0 LVCMOS 数字时钟源
          3. 6.12.4.1.3 WKUP_LFOSC0 内部振荡器时钟源
          4. 6.12.4.1.4 WKUP_LFOSC0 LVCMOS 数字时钟源
          5. 6.12.4.1.5 未使用 WKUP_LFOSC0
        2. 6.12.4.2 输出时钟
        3. 6.12.4.3 PLL
        4. 6.12.4.4 时钟和控制信号转换的建议系统预防措施
      5. 6.12.5 外设
        1. 6.12.5.1  CPSW3G
          1. 6.12.5.1.1 CPSW3G MDIO 时序
          2. 6.12.5.1.2 CPSW3G RMII 时序
          3. 6.12.5.1.3 CPSW3G RGMII 时序
        2. 6.12.5.2  CPTS
        3. 6.12.5.3  CSI-2
        4. 6.12.5.4  DDRSS
        5. 6.12.5.5  ECAP
        6. 6.12.5.6  仿真和调试
          1. 6.12.5.6.1 迹线
          2. 6.12.5.6.2 JTAG
        7. 6.12.5.7  EPWM
        8. 6.12.5.8  EQEP
        9. 6.12.5.9  GPIO
        10. 6.12.5.10 GPMC
          1. 6.12.5.10.1 GPMC 和 NOR 闪存 - 同步模式
          2. 6.12.5.10.2 GPMC 和 NOR 闪存 - 异步模式
          3. 6.12.5.10.3 GPMC 和 NAND 闪存 - 异步模式
        11. 6.12.5.11 I2C
        12. 6.12.5.12 MCAN
        13. 6.12.5.13 MCASP
        14. 6.12.5.14 MCSPI
          1. 6.12.5.14.1 MCSPI - 控制器模式
          2. 6.12.5.14.2 MCSPI - 外设模式
        15. 6.12.5.15 MMCSD
          1. 6.12.5.15.1 MMC0 - eMMC/SD/SDIO 接口
            1. 6.12.5.15.1.1  旧 SDR 模式
            2. 6.12.5.15.1.2  高速 SDR 模式
            3. 6.12.5.15.1.3  高速 DDR 模式
            4. 6.12.5.15.1.4  HS200 模式
            5. 6.12.5.15.1.5  默认速度模式
            6. 6.12.5.15.1.6  高速模式
            7. 6.12.5.15.1.7  UHS–I SDR12 模式
            8. 6.12.5.15.1.8  UHS–I SDR25 模式
            9. 6.12.5.15.1.9  UHS–I SDR50 模式
            10. 6.12.5.15.1.10 UHS-I DDR50 模式
            11. 6.12.5.15.1.11 UHS–I SDR104 模式
          2. 6.12.5.15.2 MMC1/MMC2 - SD/SDIO 接口
            1. 6.12.5.15.2.1 默认速度模式
            2. 6.12.5.15.2.2 高速模式
            3. 6.12.5.15.2.3 UHS–I SDR12 模式
            4. 6.12.5.15.2.4 UHS–I SDR25 模式
            5. 6.12.5.15.2.5 UHS–I SDR50 模式
            6. 6.12.5.15.2.6 UHS-I DDR50 模式
            7. 6.12.5.15.2.7 UHS–I SDR104 模式
        16. 6.12.5.16 OSPI
          1. 6.12.5.16.1 OSPI0 PHY 模式
            1. 6.12.5.16.1.1 具有 PHY 数据训练的 OSPI0
            2. 6.12.5.16.1.2 无数据训练的 OSPI0
              1. 6.12.5.16.1.2.1 OSPI0 PHY SDR 时序
              2. 6.12.5.16.1.2.2 OSPI0 PHY DDR 时序
          2. 6.12.5.16.2 OSPI0 Tap 模式
            1. 6.12.5.16.2.1 OSPI0 Tap SDR 时序
            2. 6.12.5.16.2.2 OSPI0 Tap DDR 时序
        17. 6.12.5.17 计时器
        18. 6.12.5.18 UART
        19. 6.12.5.19 USB
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-A53 子系统
      2. 7.2.2 器件/电源管理器
      3. 7.2.3 MCU Arm Cortex-R5F 子系统
    3. 7.3 加速器和协处理器
      1. 7.3.1 带矩阵乘法加速器的 C7x256V DSP
    4. 7.4 其他子系统
      1. 7.4.1 双时钟比较器 (DCC)
      2. 7.4.2 数据移动子系统 (DMSS)
      3. 7.4.3 存储器循环冗余校验 (MCRC)
      4. 7.4.4 外设 DMA 控制器 (PDMA)
      5. 7.4.5 实时时钟 (RTC)
    5. 7.5 外设
      1. 7.5.1  千兆位以太网交换机 (CPSW3G)
      2. 7.5.2  摄像头串行接口接收器 (CSI_RX_IF)
      3. 7.5.3  增强型捕获 (ECAP)
      4. 7.5.4  错误定位模块 (ELM)
      5. 7.5.5  增强型脉宽调制 (EPWM)
      6. 7.5.6  错误信令模块 (ESM)
      7. 7.5.7  增强型正交编码器脉冲 (EQEP)
      8. 7.5.8  通用接口 (GPIO)
      9. 7.5.9  通用存储器控制器 (GPMC)
      10. 7.5.10 全局时基计数器 (GTC)
      11. 7.5.11 内部集成电路 (I2C)
      12. 7.5.12 模块化控制器局域网 (MCAN)
      13. 7.5.13 多通道音频串行端口 (MCASP)
      14. 7.5.14 多通道串行外设接口 (MCSPI)
      15. 7.5.15 多媒体卡安全数字 (MMCSD)
      16. 7.5.16 八进制串行外设接口 (OSPI)
      17. 7.5.17 计时器
      18. 7.5.18 通用异步收发器 (UART)
      19. 7.5.19 通用串行总线子系统 (USBSS)
  9. 8 应用、实施和布局
    1. 8.1 器件连接和布局基本准则
      1. 8.1.1 电源
        1. 8.1.1.1 配电网络实施指南
      2. 8.1.2 外部振荡器
      3. 8.1.3 JTAG、仿真和跟踪
      4. 8.1.4 未使用的引脚
    2. 8.2 外设和接口的相关设计信息
      1. 8.2.1 DDR 电路板设计和布局布线指南
      2. 8.2.2 OSPI/QSPI/SPI 电路板设计和布局指南
        1. 8.2.2.1 无环回、内部 PHY 环回和内部焊盘环回
        2. 8.2.2.2 外部电路板环回
        3. 8.2.2.3 DQS（仅适用于八路 SPI 器件）
      3. 8.2.3 USB VBUS 设计指南
      4. 8.2.4 系统电源监测设计指南
      5. 8.2.5 高速差分信号布线指南
      6. 8.2.6 散热解决方案指导
    3. 8.3 时钟布线指南
      1. 8.3.1 振荡器路由
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ANF|484
散热焊盘机械数据 (封装 | 引脚)
订购信息
表 5-8 DDRSS0 信号说明
信号名称 [1]引脚类型 [2]说明 [3]ANF 引脚 [4]
DDR0_ACT_nODDRSS 激活命令N5
DDR0_ALERT_nIODDRSS 警报H7
DDR0_CAS_n (1)ODDR4 列地址选通/LPDDR4 片选 1BM5
DDR0_PARODDRSS 命令和地址奇偶校验N2
DDR0_RAS_n (1)ODDR4 行地址选通/LPDDR4 片选 0BM6
DDR0_WE_nODDRSS 写入使能N6
DDR0_A0ODDRSS 地址总线J5
DDR0_A1ODDRSS 地址总线J2
DDR0_A2ODDRSS 地址总线J4
DDR0_A3ODDRSS 地址总线L4
DDR0_A4ODDRSS 地址总线J1
DDR0_A5ODDRSS 地址总线K5
DDR0_A6ODDRSS 地址总线K3
DDR0_A7ODDRSS 地址总线H2
DDR0_A8ODDRSS 地址总线L6
DDR0_A9ODDRSS 地址总线L2
DDR0_A10ODDRSS 地址总线K2
DDR0_A11ODDRSS 地址总线L5
DDR0_A12ODDRSS 地址总线M3
DDR0_A13ODDRSS 地址总线M2
DDR0_BA0ODDRSS 存储库地址K6
DDR0_BA1ODDRSS 存储库地址H3
DDR0_BG0ODDRSS 存储库组P4
DDR0_BG1ODDRSS 存储库组R7
DDR0_CAL0 (2)AIO 焊盘校准电阻H6
DDR0_CK0ODDRSS 时钟M1
DDR0_CK0_nODDRSS 负时钟L1
DDR0_CKE0ODDRSS 时钟使能P3
DDR0_CKE1ODDRSS 时钟使能P5
DDR0_CS0_n (1)ODDR4 片选 0/LPDDR4 片选 0AJ6
DDR0_CS1_n (1)ODDR4 片选 1/LPDDR4 片选 1AN4
DDR0_DM0IODDRSS 数据掩码C2
DDR0_DM1IODDRSS 数据掩码F3
DDR0_DM2IODDRSS 数据掩码U1
DDR0_DM3IODDRSS 数据掩码W3
DDR0_DQ0IODDRSS 数据A5
DDR0_DQ1IODDRSS 数据B4
DDR0_DQ2IODDRSS 数据B6
DDR0_DQ3IODDRSS 数据D5
DDR0_DQ4IODDRSS 数据C5
DDR0_DQ5IODDRSS 数据C3
DDR0_DQ6IODDRSS 数据B2
DDR0_DQ7IODDRSS 数据A3
DDR0_DQ8IODDRSS 数据E2
DDR0_DQ9IODDRSS 数据F5
DDR0_DQ10IODDRSS 数据E6
DDR0_DQ11IODDRSS 数据G2
DDR0_DQ12IODDRSS 数据G6
DDR0_DQ13IODDRSS 数据G4
DDR0_DQ14IODDRSS 数据E4
DDR0_DQ15IODDRSS 数据D3
DDR0_DQ16IODDRSS 数据T6
DDR0_DQ17IODDRSS 数据T4
DDR0_DQ18IODDRSS 数据U5
DDR0_DQ19IODDRSS 数据R5
DDR0_DQ20IODDRSS 数据P2
DDR0_DQ21IODDRSS 数据R3
DDR0_DQ22IODDRSS 数据T2
DDR0_DQ23IODDRSS 数据U3
DDR0_DQ24IODDRSS 数据Y2
DDR0_DQ25IODDRSS 数据V2
DDR0_DQ26IODDRSS 数据V4
DDR0_DQ27IODDRSS 数据W5
DDR0_DQ28IODDRSS 数据Y4
DDR0_DQ29IODDRSS 数据AA3
DDR0_DQ30IODDRSS 数据AA5
DDR0_DQ31IODDRSS 数据AB4
DDR0_DQS0IODDRSS 数据选通D1
DDR0_DQS0_nIODDRSS 互补数据选通C1
DDR0_DQS1IODDRSS 数据选通G1
DDR0_DQS1_nIODDRSS 互补数据选通F1
DDR0_DQS2IODDRSS 数据选通R1
DDR0_DQS2_nIODDRSS 互补数据选通P1
DDR0_DQS3IODDRSS 数据选通W1
DDR0_DQS3_nIODDRSS 互补数据选通Y1
DDR0_ODT0O用于片选 0 的 DDRSS 片上端接H5
DDR0_ODT1O用于片选 1 的 DDRSS 片上端接N3
DDR0_RESET0_nODDRSS 复位P6
(1) DDRSS 根据连接的存储器器件类型对这些信号实现不同的信号功能。当 DDRSS 配置为与 DDR4 存储器器件一起运行时，这些信号充当列地址选通、行地址选通、片选 0 和片选 1。当 DDRSS 配置为与 LPDDR4 存储器器件一起运行时，这些信号分别充当片选 1B、片选 0B、片选 0A 和片选 1A。有关更多信息，请参阅 节 8.2.1“DDR 电路板设计和布局布线指南”。
(2) 必须在该引脚和 VSS 之间连接一个外部 240Ω ±1% 电阻。不应向该引脚施加外部电压。