ZHCUBD2 April 2023
TSW14J59 EVM 具有一个连接器，可直接插入 TI JESD204C_B 串行接口 ADC 和 DAC EVM。此连接器的规范主要源自 ANSI/VITA 57.4 FPGA 夹层卡 (FMC+) 标准。此标准描述了夹层卡的 IO 与载板卡上的 FPGA 处理器件之间低开销协议桥的合规性要求。FPGA 供应商在其开发平台上使用此规范。
FMC+ 连接器 J3 提供 TSW14J59EVM 与受测 ADC 或 DAC EVM 之间的接口。这款 560 引脚 Samtec 高速、高密度连接器（器件型号 ASP-184329-01）非常适用于速率高达 32.5Gbps 的高速差分对。
除了 JESD204B/C 标准信号之外，FMC+ 和 FPGA 之间还连接了若干 CMOS 单端信号和 LVDS 差分信号。这些信号可供 HSDC Pro GUI 用于控制对支持此特性的 ADC 和 DAC EVM 进行 SPI 串行编程。表 3-5 展示了连接器引脚排列说明。
| FMC+ 信号名称 | FMC+ 引脚 | 标准 JESD204 应用映射 | 说明 |
|---|---|---|---|
| DP0_RX_P/N | C6 和 C7 | 通道 0± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP1_RX_P/N | A2 和 A3 | 通道 1± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP2_RX_P/N | A6 和 A7 | 通道 2± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP3_RX_P/N | A10 和 A11 | 通道 3± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP4_RX_P/N | A14 和 A15 | 通道 4± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP5_RX_P/N | A18 和 A19 | 通道 5± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP6_RX_P/N | B16 和 B17 | 通道 6± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP7_RX_P/N | B12 和 B13 | 通道 7± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP8_RX_P/N | B8 和 B9 | 通道 8± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP9_RX_P/N | B4 和 B5 | 通道 9± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP10_RX_P/N | Y10 和 Y11 | 通道 10± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP11_RX_P/N | Z12 和 Z13 | 通道 11± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP12_RX_P/N | Y14 和 Y15 | 通道 12± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP13_RX_P/N | Z16 和 Z17 | 通道 13± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP14_RX_P/N | Y18 和 Y19 | 通道 14± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP15_RX_P/N | Y22 和 Y23 | 通道 15± (M → C) | JESD 串行数据从夹层发送并由载板接收 |
| DP0_TX_P/N | C2 和 C3 | 通道 0± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP1_TX_P/N | A22 和 A23 | 通道 1± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP2_TX_P/N | A26 和 A27 | 通道 2± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP3_TX_P/N | A30 和 A31 | 通道 3± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP4_TX_P/N | A34 和 A35 | 通道 4± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP5_TX_P/N | A38 和 A39 | 通道 5± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP6_TX_P/N | B36 和 B37 | 通道 6± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP7_TX_P/N | B32 和 B33 | 通道 7± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP8_TX_P/N | B28 和 B29 | 通道 8± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP9_TX_P/N | B24 和 B25 | 通道 9± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP10_TX_P/N | Z24 和 Z25 | 通道 10± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP11_TX_P/N | Y26 和 Y27 | 通道 11± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP12_TX_P/N | Z28 和 Z29 | 通道 12± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP13_TX_P/N | Y30 和 Y31 | 通道 13± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP20_TX_P/N | Z8 和 Z9 | 通道 14± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| DP21_TX_P/N | Y6 和 Y7 | 通道 15± (C → M) | JESD 串行数据从载板发送并由夹层接收 |
| GBTCLK0_M2C_P/N | D4 和 D5 | DEVCLKA± (M → C) | FPGA 千兆位收发器所需的初级载板绑定参考时钟。等效于器件时钟。 |
| GBTCLK1_M2C_P/N | B20 和 B21 | 备选DEVCLKA± (M → C) | FPGA 千兆位收发器所需的备选初级载板绑定参考时钟。当 DEVCLKA (M → C) 不可用时使用 |
| 器件时钟、SYSREF 和 SYNC | |||
| CORE_CLK_P/N | G6 和 G7 | DEVCLKB± (M → C) | 次级载板绑定器件时钟。用于特殊 FPGA 功能，例如对 SYSREF 采样 |
| SYSREFP/N | G9 和 G10 | SYSREF± (M → C) | 载板绑定 SYSREF 信号 |
| SYNCB_IN | H31 | SYNC | 载板绑定 SYNC 信号 |
| SYNCB_OUT | H32 | SYNC | 夹层绑定 SYNC 信号 |
| AFE_SYNCOUT | F10 | AFE DAC SYNC | 用于 0/1/2 级 JESD204B 系统的载板绑定 SYNC 信号 |
| 特殊用途 I/O | |||
| GPIO_G12/G13 | G12 和 G13 | 来自 FPGA 引脚 AA13 和 Y13 的备用 IO。在移除跳线 J42 后启用 | |
| SPIO_SCLK | G31 | 来自 FPGA 引脚的备用 SPI SCLK | |
| GPIO_H25 | H25 | 来自 FPGA 引脚 AF15 的备用 IO。在移除跳线 J42 后启用 | |
| GPIO_H26 | H26 | 来自 FPGA 引脚 AF14 的备用 IO。在移除跳线 J42 后启用 | |
| GPIO_H28 | H28 | 来自 FPGA 引脚 AF13 的备用 IO。在移除跳线 J42 后启用 | |
| GPIO_H29 | H29 | 来自 FPGA 引脚 AE13 的备用 IO。在移除跳线 J42 后启用 | |
| SPIO_CSB_0 | H34 | 来自 FPGA 引脚 Y15 的备用 SPI 芯片选择 | |
| SPIO_CSB_1 | H35 | 来自 FPGA 引脚的备用 SPI 芯片选择 Y16 | |
| SPIO_CSB_2 | H37 | 来自 FPGA 引脚的备用 SPI 芯片选择 H14 | |
| SPIO_CSB_3 | H38 | 来自 FPGA 引脚的备用 SPI 芯片选择 J14 | |
| PRSNT_M2C_L | H2 | 存在 | I2C 输入。指示夹层卡是否存在 |
| SPI1_SCLK | D26 | 来自 FPGA 引脚 J15 的 SPI 时钟 | |
| SPI1_CSB | D27 | 来自 FPGA 引脚 G12 的 SPI 芯片选择 | |
| HSPC_PRSNT_M2C_L | Z1 | 存在 | I2C 输入。指示夹层卡是否存在。 |
| SPI1_SDIO_0 | C26 | 从 FPGA 引脚备用 W15 | |
| SPI1_SDIO_1 | C27 | 从 FPGA 引脚备用 W16 | |
| FMC_I2C_SCL | C30 | 备用 USB2.0 I/F | |
| FMC_I2C_SDA | C31 | 备用 USB2.0 I/F | |
| GPIO_G27/G28 | G27、G28 | 来自 FPGA 引脚 W13 和 W12 的备用 IO。在移除跳线 J42 后启用 | |
| GPIO30 | G30 | 来自 FPGA 引脚 AD14 的备用 IO | |
| SPI0_SDIO_0 | G33 | 来自 FPGA 引脚 AD13 的备用 SPI 数据 I/O | |
| SPI0_SDIO_1 | G34 | 来自 FPGA 引脚 AC14 的备用 SPI 数据 I/O | |
| SPI0_SDIO_2 | G36 | 来自 FPGA 引脚 AC13 的备用 SPI 数据 I/O | |
| SPI0_SDIO_3 | G37 | 来自 FPGA 引脚 AA15 的备用 SPI 数据 I/O | |
| 12P0V | C35、C37、L36、L37、L40 | 12V 输出电源 | |
| 3P3V | C39、D32、D36、D38、D40、Z40 | 3.3V 输出电源 | |
| VADJ | E39、G39、H40、F40 | 可调输出电源。默认设置为 1.8V。 | |