ZHCUDF3 November   2025

 

  1.   1
  2.   说明
  3.   资源
  4.   特性
  5.   应用
  6.   6
  7. 1系统说明
    1. 1.1 主要系统规格
  8. 2系统概述
    1. 2.1 方框图
    2. 2.2 设计注意事项
    3. 2.3 重点产品
      1. 2.3.1 ADS127L21B
      2. 2.3.2 REF81
      3. 2.3.3 REF54
      4. 2.3.4 RES21A
      5. 2.3.5 THP210
      6. 2.3.6 OPA828
  9. 3系统设计原理
    1. 3.1 范围选择
    2. 3.2 线性度和低噪声信号链
    3. 3.3 校准
    4. 3.4 系统设计其他注意事项
  10. 4硬件、软件、测试要求和测试结果
    1. 4.1 硬件说明
      1. 4.1.1 PCB 接口
      2. 4.1.2 输入多路复用器
      3. 4.1.3 增益多路复用器
      4. 4.1.4 电源
      5. 4.1.5 时钟树
    2. 4.2 软件要求
    3. 4.3 测试设置
    4. 4.4 测试结果
      1. 4.4.1 积分非线性度测量
      2. 4.4.2 噪声仿真
      3. 4.4.3 噪声测量
      4. 4.4.4 结语
  11. 5设计和文档支持
    1. 5.1 设计文件
      1. 5.1.1 原理图
      2. 5.1.2 BOM
    2. 5.2 工具
    3. 5.3 文档支持
    4. 5.4 支持资源
    5. 5.5 商标
  12. 6作者简介

4.4 测试结果

以下 ADC 设置用于噪声和线性测试：

表 4-4 GUI 设置
设置选择GUI 位置
REF_RNG高基准范围寄存器映射配置 - CONFIG1
CLK_SEL内部时钟运行寄存器映射配置 - CONFIG3
VREF4.096V接口配置
速度模式高速接口配置
滤波器类型Sinc4+Sinc1接口配置
OSR26667接口配置
CLK 分频器除以 8接口配置
CLK 源外部时钟设置
CLK 频率25.6MHz时钟设置
SCLK 源内部 (PHI)时钟设置
SCLK 频率25.6MHz时钟设置
样片1024接口配置

如 图 4-7 所示，点击 SCLK 和 MCLK 频率旁边的齿轮图标，可找到时钟设置。表 4-4 中未显示的任何设置均保留为 GUI 的默认设置。经过这些更改后，计算出的数据速率设置为 60SPS。若需测试其他数据速率，例如 10PLC（工频周期）或 0.1PLC，请使用外部时钟源。连接外部时钟源时，请使用连接器 J22 并将 JP5 移至 1-2 位置。有关更多详细信息，请参阅 节 4.1.5。