ZHCAG06 应用手册 | 德州仪器 TI.com.cn

如果 McASP 配置为时钟控制器，则位时钟和帧同步信号将配置为输出。当源设置为内部生成时，SDK 驱动程序将位时钟及帧同步定义为输出。这意味着位时钟由高电平时钟在内部生成，基于位时钟生成帧同步。TX 或 RX 域的高时钟具有许多选项，可更好地满足音频系统要求。

AUXCLK 是单个时钟基准，可以同时提供给 TX 和 RX 域。AM62x 器件的 McASP AUXCLK 输入连接到 100MHz 及 96MHz 的内部 PLL 输出。

注：由于 AM62x AUXCLK 输入不具备音频频率输入，因此不应在 AM62x 器件上使用 AUXCLK（和内部生成的 AHCLK）。

当 AHCLK 在内部生成时，AHCLK 可以作为任何 AUDIO_EXT_REFCLK 引脚上的输出路由，以提供高频基准。

注： AHCLK 必须配置为基准 AUXCLK 以在内部生成 AHCLK，从而将 AHCLK 用作 AUDIO_EXT_REFCLK 上的输出。因此，对于大多数应用，在 AM62x 器件上不能选择 AHCLK 作为 AUDIO_EXT_REFCLK 上的输出。