1 简介

LDO 具有相对简单性和成本优势，因此是电子电源设计中最常见的 DC/DC 转换器。随着应用日益集成化与小型化，电源设计需向更小尺寸、更低成本方向发展，这导致 LDO 的使用量不断增加。由于 LDO 属于线性转换器，本身存在功耗，因此热性能成为系统设计中愈发重要的考量因素。尽管 JEDEC 已制定了半导体热性能参数的统一测量与报告标准，但该标准在热性能优化方面尚未完善。影响热性能的最重要因素之一在于系统设计人员，即 PCB 布局。本应用报告旨在研究 PCB 布局对 LDO 热性能的影响，为设计人员提供参考。尽管此前已有《采用小型 SMD 封装的 LDO 热性能》应用报告 和《AN-1520 确保外露封装实现出色热阻的电路板布局布线指南》应用报告 探讨过该主题，但本研究通过在功能性场景下采集数据，力求提升结论的实用性。该设置包括带有无源器件（模拟 TI 评估模块 (EVM)）的功能 PCB 布局以及通过有源供电进行的热性能测量。有源供电是指将 LDO 置于正常工作状态，并通过改变输入电压与负载电流来增加器件功耗，使器件结区产生热量。

评估半导体热性能最常用的参数是结到环境热阻 θ_JA。方程式 1 显示，该参数定义为器件每消耗 1 瓦功率时，器件工作温度与结温差值，公式如下：

方程式 1.

在特定功耗水平下，设计中 θ_JA 越小，器件结温越低，从而可提升器件寿命与可靠性。《半导体和 IC 封装热指标》应用报告 指出，对 θ_JA 影响较大的两个因素是 PCB 布局与 IC 封装。TPS745（WSON 封装）、TPS7B82-Q1（TO-252 封装）和 TLV755P（SOT-23 封装）三款 LDO 采用五种不同的 PCB 布局进行了测试，以探究上述两个因素对热性能的影响程度。

半导体热性能受气流、海拔、环境温度等多种外部因素影响，因此 JEDEC 需针对 θ_JA 和其他热指标制定标准化的测量流程与测试板。为了完成本应用报告的测试，针对每种封装设计了两类测试板布局，即 https://www.jedec.org/system/files/docs/JESD51-3.PDF 中介绍的低效导热性测试板的近似布局和 https://www.jedec.org/system/files/docs/jesd51-7.PDF 中介绍的高有效导热性测试板的近似布局，除此之外，还额外设计了三种定制化布局。每块电路板的面积与层叠结构均遵循 JEDEC 标准测试板近似布局：4 层 PCB，面积为 9in²（3 英寸 x 3 英寸）。外层铜箔厚度为 2 盎司，内层铜箔厚度为 1 盎司。为每种封装制作的五种布局中，与器件相连的铜箔量逐渐增加，此举旨在测量结到环境热阻 θ_JA，并验证其与铜箔覆盖率之间的反比关系。为提高三款封装测试结果的一致性，每种布局中用于散热的铜箔量均保持一致。按铜箔含量从低到高排序，这些布局类型分别命名为：

• 1S0P 近似布局
• 内部断开布局
• JEDEC 高 K 近似布局
• 热增强型
• 热饱和型

根据 https://www.jedec.org/system/files/docs/JESD51-9.pdf 中规定的 JEDEC 标准，所有 WSON 和 TO-252 布局的散热焊盘处均设有散热过孔。这些散热过孔的直径为 20 毫米 (mm)，孔径为 10 毫米，铜镀层厚度为 17 微米。

选用两个不同的 θ_JA 值作为比较基准。第一种是 θ_{JA, datasheet}，该值以 R_θJA 形式标注在各器件数据手册的“热信息”表格中。θ_{JA, datasheet} 通过 JEDEC 高 K 热量测试板的热模型推导得出，是设计人员评估热性能最常用的参数。第二个值为 θ_JA,1S0P，该值通过 1S0P 近似布局实测得出。此值提供了最坏情况布局的预期热性能示例。图 1-1 至图 1-5 显示了为采用 WSON 封装的 TPS745 设计的每个布局所生成的 3D 图像。每种布局的四层板结构图可参见AppendixA。表 1-1 提供了每种设计布局和覆铜的说明。

图 1-1 TPS745 (WSON) 1S0P 近似布局

图 1-2 TPS745 (WSON) 内部断开布局

图 1-3 TPS745 (WSON) JEDEC 高 K 近似布局

图 1-4 TPS745 (WSON) 热增强型布局

图 1-5 TPS745 (WSON) 热饱和型布局