随着 C2000 第三代器件上 PWM 模块数量的增加，使得对多相拓扑控制的支持成为可能，这需要很高的 PWM 输出数量。更重要的是，全新 4 类 PWM 外设支持的新实时特性让 C2000 能够处理复杂的频率变化、相移以及初级侧和次级侧（同步整流器 MOS）之间的合作，这些都是在所有条件下控制多相拓扑必不可少的。这正是 C2000 与其他通用 MCU 的不同之处，尽管后者可能提供更多的 PWM 输出。

首先，图 2-1 演示了如何生成三相交错型 LLC 的初级侧 PWM 控制信号。假设 PWM 1/2/3 分别代表 A/B/C 相位的 PWM 信号，每个相位间需要 120° 相移，才能实现三相交错型 LLC。要实现它，在通道 2 中 CMPB 设置为 5/6*PRD 时将 CMPA 设置为 1/3*PRD，在通道 3 中 CMPB 设置为 1/6*PRD 时将 CMPA 设置为 2/3*PRD。通过如图 2-1 所示配置通道 2 和通道 3 的切换操作，可实现 120° 相移。

当频率变化时，需要有特殊考量。由于 CMPA/CMPB 值是从 PWM 计算的，它们必须同时加载，才能避免 PWM 周期和 PWM 三相间相移不匹配。

要在多个 PWM 模块中实现精确的负载时序控制，需要利用全局和一次性负载特性。首先，在 PWM 1/2/3 中单独配置全局负载，确保 CTR=0 时同步加载周期和比较器 A/B 值。其次，启用一次性加载，确保只有在控制环路运行完全结束后才加载值，然后才将影子寄存器中的内容加载到活动寄存器。

图 2-2 中显示了一个示例，以解释一次性加载的必要性。这里要考虑的特殊情况是，控制 ISR 执行周期跨越两个 PWM 周期。如果不在同一 PWM 周期内加载到 PRD 和 CMPA/B 影子寄存器，则 B 和 C 相位的相移会紊乱。为避免失配，仅在控制 ISR 结束时启用一次性加载。因此，新的 PRD 和 CMPA/B 值将在下次基本计数器等于零匹配时同时生效。虽然这可能造成不到一个 PWM 周期的微小延迟，但会确保所有 PWM 通道正常工作。

三相 LLC 通常在固定的 50% 占空比下工作，因此互补的 PWM 信号很容易在 PWM 中的 DB（死区）子模块中生成。图 2-3 表示相位 A 的一个示例，其中使用高电平有效的互补 (AHC) 模式生成两个互补的 PWM 信号。其次，可使用死区特性生成相位 B 和 C 的互补 PWM。

在某些特定情况下，LLC 可能不在固定的 50% 占空比下工作。例如，在上电期间，转换器通常需要软启动，其中 PWM 占空比逐步增加，以避免电流浪涌和输出电压过冲等问题。根据上面提出的 PWM 生成逻辑，可使用死区调整占空比。

上电期间，死区上升沿延迟 (RED) 和下降沿延迟 (FED) 设置为一个较大的值（0.95*周期），PWMA 和 PWMB 的占空比将限制在 5%。确立输出电压后，RED 和 FED 可以逐周期降低，最终降低到正常的死区值。因此，PWMA 和 PWMB 占空比将缓慢增加，直至最高达到 50%。软启动过程如图 2-4 所示。

随着对 LLC 拓扑效率的要求不断提高，同步整流已变得必不可少。由于初级侧和次级侧之间以及相位之间的时序复杂，所以 MCU 历来很难处理多相同步整流拓扑。然而，灵活的 4 类 PWM 使之在 C2000 上成为可能。

图 2-5 显示同步整流 (SR) MOS 的 PWM 配置。请注意，SR 从初级侧使用单独的 PWM 模块，因此一组新的 CMPA 和 CMPB 可以搭配新的动作限定器事件使用。为确保 SR FET 安全运行，SR FET 设置为比初级侧 FET 略早关断，方法是设置 CMPA_S = CMPA_P-t₁ 和 CMPB_S= CMPB_P- t₁。同时，对应的 SR 也要比初级侧开关晚开通，因此采用 AHC 模式延迟原始 SR 信号的上升沿，生成 SRA 和互补 SRB 的 PWM。考虑到初级侧 PWM 存在死区，次级侧死区必须足够大，才能确保 SRx 不会早于初级侧开通：

DB_s>t₁+DB_p

为了便于计算，我们可以设置 t1= DB_p，因此：

DB_s>2*DB_p

通过上述配置，在 C2000 上采用 4 类 PWM 实现了三相交错型 LLC 的 PWM，转换器应该正常工作。下一部分将讨论一些极端情况，以涵盖所有可能的工作条件。

图 3-1 中显示了第 3 相位的 PWM 配置。按照上面提及的原则，可轻松生成 PWM。一个特殊注意事项是，确保 SR PWM 的比较器值总是有意义，这意味着：

CMPB_S= CMPB_P-t₁ >0

CMPA_S= CMPA_P-t₁ <PRD

考虑到 CMPB_P =1/6*PRD 而且 CMPA_P =2/3*PRD：

T₁<1/6*PRD

通常情况下，T1 值比 PRD 小得多，自然可以满足条件。特别是在频率变化巨大或 PWM 频率很高的情况下，尤其需要检查条件。请注意，如果加载的 CMPx 值超过 0-PRD 值范围，计数器将永远不会达到比较器值，配置的操作可能不会如期发生。有关 CMPA/CMPB 大于周期时行为表现的信息，请参阅技术参考手册中的“CMPA/CMPB 大于周期时的行为”表。

图 3-2 表示 SR 开通时间超过 LLC 转换器谐振周期的工作条件。如果 PWM 周期实际跨越 2 个 PWM 计数器周期，那么当频率发生巨大变化时，可能会造成 PWM 波形紊乱。

当 PWM 频率低于 LLC 谐振频率时，需要限制 SR 开关的开通时间。否则，SR MOS 上会存在反向电流，这会严重影响转换器的效率，甚至会因为体二极管的反向恢复而使转换器面临危险。

第 3 代 C2000 器件的 CLB 模块使之很容易实现高度灵活的 PWM 波形。限制 PWM 开通时间的 CLB 设计如图 3-3 所示。

在此设计中，配置了计数器，以限制 SR PWM 的最大开通时间。计数器在收到 SR PWM 上升沿后开始计数，并在达到配置的匹配值时生成一个脉冲（匹配 1）。匹配值通过 CLB 时钟计数决定最大开通时间。

在 LUT0 中，输入为 2 时匹配信号是“ORed”，这是原始 SR PWM 的下降沿，然后 PWM 连接到 FSM_0。通过正确配置 FSM，e0（原始 PWM 上升沿）能够拉高 FSM_S0 的 S0，e1（原始 PWM 的下降沿或计数器 0 匹配信号）能够拉低 S0。通过这样做，S0 成为优化的 PWM，如果开通时间超过最大值，可以拉低它。图 3-4 显示了 CLB 内部信号的波形。

最终，FSM_S0 可通过 OUTLUT 成为 CLB 输出，并通过配置 CLB 输出多路复用器最后作为 PWM 输出折回。

图 3-6 显示 PWM 周期从 3µs 变为 15µs、同时最大开通时间限制为 5µs 时的波形。如波形所示，当开通时间达到 5μs 时，优化的 PWM 立即拉下，因此该特性可以用来限制 LLC 转换器中 SR FET 的反向电流。

• 德州仪器 (TI)：使用 C2000 可配置逻辑块进行设计
• 德州仪器 (TI)：《TMS320F28004x 实时微控制器技术参考手册》