ZHCSQ35 November   2022 TPA3223

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 Revision History
  5. 5 Device Comparison
  6. 6 Pin Configuration and Functions
    1. 6.1 Pin Functions
  7. 7 Specifications
    1. 7.1 绝对最大额定值
    2. 7.2 ESD 等级
    3. 7.3 建议运行条件
    4. 7.4 热性能信息
    5. 7.5 电气特性
    6. 7.6 音频特性 (BTL)
    7. 7.7 音频特性 (PBTL)
    8. 7.8 Typical Characteristics, BTL Configuration, AD-mode
    9. 7.9 Typical Characteristics, PBTL Configuration, AD-mode
  8. 8 Parameter Measurement Information
  9. 9 Detailed Description
    1. 9.1 Overview
    2. 9.2 Functional Block Diagrams
    3. 9.3 Feature Description
      1. 9.3.1 Input Configuration, Gain Setting And Primary / Peripheral Operation
      2. 9.3.2 Gain Setting And Clock Synchronization
      3. 9.3.3 PWM Modulation
      4. 9.3.4 Oscillator
      5. 9.3.5 Input Impedance
      6. 9.3.6 Error Reporting
    4. 9.4 Device Functional Modes
      1. 9.4.1 Powering Up
        1. 9.4.1.1 Startup Ramp Time
      2. 9.4.2 Powering Down
        1. 9.4.2.1 Power Down Ramp Time
      3. 9.4.3 Device Reset
      4. 9.4.4 Device Soft Mute
      5. 9.4.5 Device Protection System
        1. 9.4.5.1 Overload and Short Circuit Current Protection
        2. 9.4.5.2 Signal Clipping and Pulse Injector
        3. 9.4.5.3 DC Speaker Protection
        4. 9.4.5.4 Pin-to-Pin Short Circuit Protection (PPSC)
        5. 9.4.5.5 Overtemperature Protection OTW and OTE
        6. 9.4.5.6 Undervoltage Protection (UVP), Overvoltage Protection (OVP), and Power-on Reset (POR)
        7. 9.4.5.7 Fault Handling
  10. 10Application and Implementation
    1. 10.1 Application Information
    2. 10.2 Typical Applications
      1. 10.2.1 Stereo BTL Application
        1. 10.2.1.1 Design Requirements
        2. 10.2.1.2 Detailed Design Procedures
          1. 10.2.1.2.1 Decoupling Capacitor Recommendations
          2. 10.2.1.2.2 PVDD Capacitor Recommendation
          3. 10.2.1.2.3 BST capacitors
          4. 10.2.1.2.4 PCB Material Recommendation
      2. 10.2.2 Application Curves
      3. 10.2.3 Typical Application, Differential (2N), AD-Mode PBTL (Outputs Paralleled after LC filter)
        1. 10.2.3.1 Design Requirements
    3. 10.3 Power Supply Recommendations
      1. 10.3.1 Power Supplies
        1. 10.3.1.1 VDD Supply
        2. 10.3.1.2 AVDD and GVDD Supplies
        3. 10.3.1.3 PVDD Supply
        4. 10.3.1.4 BST Supply
    4. 10.4 Layout
      1. 10.4.1 Layout Guidelines
      2. 10.4.2 Layout Examples
        1. 10.4.2.1 BTL Application Printed Circuit Board Layout Example
        2. 10.4.2.2 PBTL (Outputs Paralleled after LC filter) Application Printed Circuit Board Layout Example
  11. 11Device and Documentation Support
    1. 11.1 Documentation Support
    2. 11.2 Receiving Notification of Documentation Updates
    3. 11.3 支持资源
    4. 11.4 Trademarks
    5. 11.5 Electrostatic Discharge Caution
    6. 11.6 术语表
  12. 12Mechanical, Packaging, and Orderable Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3 建议运行条件

在自然通风条件下的工作温度范围内测得（除非另有说明）
最小值 典型值 最大值 单位
PVDD 功率级电源 直流电源电压 10 42 45 V
VDD(1) VDD、GVDD 和 AVDD 的外部电源 直流电源电压 4.5 5 5.5 V
AVDD 模拟电路的电源电压 直流电源电压 4.5 5 5.5 V
GVDD 栅极驱动电路的电源电压 直流电源电压 4.5 5 5.5 V
VIN 最大输入电压摆幅（INx_P、INx_M） ±2.8 V
RL(BTL) 负载阻抗 BTL PVDD = 42V，输出滤波器电感在推荐范围内 3.5 4 Ω
PVDD =< 42V，输出滤波器电感在推荐范围内 PVDD/（IOC，BTL）
RL(PBTL) 负载阻抗 PBTL PVDD = 42V，输出滤波器电感在推荐范围内 1.6 3 Ω
LOUT(BTL) 输出滤波器电感 IOC 处的最小输出电感 5 10 μH
LOUT(PBTL) 输出滤波器电感，LC 滤波器后的 PBTL 每个电感器在一半 IOC 处的最小输出电感 5 10 μH
FPWM 为避免 AM 干扰，PWM 帧速率可供选择；1% 电阻容差 标称值 460 480 500 kHz
AM1 510 533 555
AM2 575 600 625
fOSC(IO) OSCM/OSCP 上的 CLK 输入（外设模式） 2.3 3.78 MHz
R(FREQ_ADJ) PWM 帧速率编程电阻 标称值；主模式 9.9 10 10.1 kΩ
AM1；主模式 29.7 30 30.3
AM2；主模式 49.5 50 50.5
CPVDD PVDD 闭合去耦电容器 1.0 μF
V(FREQ_ADJ) 用于外设模式运行的 FREQ_ADJ 引脚上的电压 外设模式（连接至 AVDD） 5 V
TJ 结温 0 125 °C
(1) VDD 必须连接至 5V 电源