ZHCSA84C October   2012  – May 2018 TMS570LS0332 , TMS570LS0432

PRODUCTION DATA.  

  1. 1器件概述
    1. 1.1 特性
    2. 1.2 应用
    3. 1.3 说明
    4. 1.4 功能框图
  2. 2修订历史记录
  3. 3Device Comparison
  4. 4Terminal Configuration and Functions
    1. 4.1 PZ QFP Package Pinout (100-Pin)
    2. 4.2 Terminal Functions
      1. 4.2.1  High-End Timer (N2HET)
      2. 4.2.2  Enhanced Quadrature Encoder Pulse Modules (eQEP)
      3. 4.2.3  General-Purpose Input/Output (GPIO)
      4. 4.2.4  Controller Area Network Interface Modules (DCAN1, DCAN2)
      5. 4.2.5  Multibuffered Serial Peripheral Interface (MibSPI1)
      6. 4.2.6  Standard Serial Peripheral Interface (SPI2)
      7. 4.2.7  Local Interconnect Network Controller (LIN)
      8. 4.2.8  Multibuffered Analog-to-Digital Converter (MibADC)
      9. 4.2.9  System Module
      10. 4.2.10 Error Signaling Module (ESM)
      11. 4.2.11 Main Oscillator
      12. 4.2.12 Test/Debug Interface
      13. 4.2.13 Flash
      14. 4.2.14 Core Supply
      15. 4.2.15 I/O Supply
      16. 4.2.16 Core and I/O Supply Ground Reference
    3. 4.3 Output Multiplexing and Control
      1. 4.3.1 Notes on Output Multiplexing
      2. 4.3.2 General Rules for Multiplexing Control Registers
    4. 4.4 Special Multiplexed Options
      1. 4.4.1 Filtering for eQEP Inputs
        1. 4.4.1.1 eQEPA Input
        2. 4.4.1.2 eQEPB Input
        3. 4.4.1.3 eQEPI Input
        4. 4.4.1.4 eQEPS Input
      2. 4.4.2 N2HET PIN_nDISABLE Input Port
  5. 5Specifications
    1. 5.1  Absolute Maximum Ratings
    2. 5.2  ESD Ratings
    3. 5.3  Power-On Hours (POH)
    4. 5.4  Recommended Operating Conditions
    5. 5.5  Switching Characteristics Over Recommended Operating Conditions for Clock Domains
    6. 5.6  Wait States Required
    7. 5.7  Power Consumption
    8. 5.8  Thermal Resistance Characteristics for PZ
    9. 5.9  Input/Output Electrical Characteristics
    10. 5.10 Output Buffer Drive Strengths
    11. 5.11 Input Timings
    12. 5.12 Output Timings
  6. 6System Information and Electrical Specifications
    1. 6.1  Voltage Monitor Characteristics
      1. 6.1.1 Important Considerations
      2. 6.1.2 Voltage Monitor Operation
      3. 6.1.3 Supply Filtering
    2. 6.2  Power Sequencing and Power-On Reset
      1. 6.2.1 Power-Up Sequence
      2. 6.2.2 Power-Down Sequence
      3. 6.2.3 Power-On Reset: nPORRST
        1. 6.2.3.1 nPORRST Electrical and Timing Requirements
    3. 6.3  Warm Reset (nRST)
      1. 6.3.1 Causes of Warm Reset
      2. 6.3.2 nRST Timing Requirements
    4. 6.4  ARM Cortex-R4 CPU Information
      1. 6.4.1 Summary of ARM Cortex-R4 CPU Features
      2. 6.4.2 ARM Cortex-R4 CPU Features Enabled by Software
      3. 6.4.3 Dual Core Implementation
      4. 6.4.4 Duplicate clock tree after GCLK
      5. 6.4.5 ARM Cortex-R4 CPU Compare Module (CCM) for Safety
      6. 6.4.6 CPU Self-Test
        1. 6.4.6.1 Application Sequence for CPU Self-Test
        2. 6.4.6.2 CPU Self-Test Clock Configuration
        3. 6.4.6.3 CPU Self-Test Coverage
    5. 6.5  Clocks
      1. 6.5.1 Clock Sources
        1. 6.5.1.1 Main Oscillator
          1. 6.5.1.1.1 Timing Requirements for Main Oscillator
        2. 6.5.1.2 Low-Power Oscillator
          1. 6.5.1.2.1 Features
          2. 6.5.1.2.2 LPO Electrical and Timing Specifications
        3. 6.5.1.3 Phase Locked Loop (PLL) Clock Modules
          1. 6.5.1.3.1 Block Diagram
          2. 6.5.1.3.2 PLL Timing Specifications
      2. 6.5.2 Clock Domains
        1. 6.5.2.1 Clock Domain Descriptions
        2. 6.5.2.2 Mapping of Clock Domains to Device Modules
      3. 6.5.3 Clock Test Mode
    6. 6.6  Clock Monitoring
      1. 6.6.1 Clock Monitor Timings
      2. 6.6.2 External Clock (ECLK) Output Functionality
      3. 6.6.3 Dual Clock Comparator
        1. 6.6.3.1 Features
        2. 6.6.3.2 Mapping of DCC Clock Source Inputs
    7. 6.7  Glitch Filters
    8. 6.8  Device Memory Map
      1. 6.8.1 Memory Map Diagram
      2. 6.8.2 Memory Map Table
      3. 6.8.3 Master/Slave Access Privileges
    9. 6.9  Flash Memory
      1. 6.9.1 Flash Memory Configuration
      2. 6.9.2 Main Features of Flash Module
      3. 6.9.3 ECC Protection for Flash Accesses
      4. 6.9.4 Flash Access Speeds
    10. 6.10 Flash Program and Erase Timings for Program Flash
    11. 6.11 Flash Program and Erase Timings for Data Flash
    12. 6.12 Tightly Coupled RAM Interface Module
      1. 6.12.1 Features
      2. 6.12.2 TCRAMW ECC Support
    13. 6.13 Parity Protection for Accesses to peripheral RAMs
    14. 6.14 On-Chip SRAM Initialization and Testing
      1. 6.14.1 On-Chip SRAM Self-Test Using PBIST
        1. 6.14.1.1 Features
        2. 6.14.1.2 PBIST RAM Groups
      2. 6.14.2 On-Chip SRAM Auto Initialization
    15. 6.15 Vectored Interrupt Manager
      1. 6.15.1 VIM Features
      2. 6.15.2 Interrupt Request Assignments
    16. 6.16 Real-Time Interrupt Module
      1. 6.16.1 Features
      2. 6.16.2 Block Diagrams
      3. 6.16.3 Clock Source Options
    17. 6.17 Error Signaling Module
      1. 6.17.1 Features
      2. 6.17.2 ESM Channel Assignments
    18. 6.18 Reset / Abort / Error Sources
    19. 6.19 Digital Windowed Watchdog
    20. 6.20 Debug Subsystem
      1. 6.20.1 Block Diagram
      2. 6.20.2 Debug Components Memory Map
      3. 6.20.3 JTAG Identification Code
      4. 6.20.4 Debug ROM
      5. 6.20.5 JTAG Scan Interface Timings
      6. 6.20.6 Advanced JTAG Security Module
      7. 6.20.7 Boundary Scan Chain
  7. 7Peripheral Information and Electrical Specifications
    1. 7.1 Peripheral Legend
    2. 7.2 Multibuffered 12-Bit Analog-to-Digital Converter
      1. 7.2.1 Features
      2. 7.2.2 Event Trigger Options
        1. 7.2.2.1 MIBADC Event Trigger Hookup
      3. 7.2.3 ADC Electrical and Timing Specifications
      4. 7.2.4 Performance (Accuracy) Specifications
        1. 7.2.4.1 MibADC Nonlinearity Errors
        2. 7.2.4.2 MibADC Total Error
    3. 7.3 General-Purpose Input/Output
      1. 7.3.1 Features
    4. 7.4 Enhanced High-End Timer (N2HET)
      1. 7.4.1 Features
      2. 7.4.2 N2HET RAM Organization
      3. 7.4.3 Input Timing Specifications
      4. 7.4.4 N2HET Checking
        1. 7.4.4.1 Output Monitoring using Dual Clock Comparator (DCC)
      5. 7.4.5 Disabling N2HET Outputs
      6. 7.4.6 High-End Timer Transfer Unit (N2HET)
        1. 7.4.6.1 Features
        2. 7.4.6.2 Trigger Connections
    5. 7.5 Controller Area Network (DCAN)
      1. 7.5.1 Features
      2. 7.5.2 Electrical and Timing Specifications
    6. 7.6 Local Interconnect Network Interface (LIN)
      1. 7.6.1 LIN Features
    7. 7.7 Multibuffered / Standard Serial Peripheral Interface
      1. 7.7.1 Features
      2. 7.7.2 MibSPI Transmit and Receive RAM Organization
      3. 7.7.3 MibSPI Transmit Trigger Events
        1. 7.7.3.1 MIBSPI1 Event Trigger Hookup
      4. 7.7.4 MibSPI/SPI Master Mode I/O Timing Specifications
      5. 7.7.5 SPI Slave Mode I/O Timings
    8. 7.8 Enhanced Quadrature Encoder (eQEP)
      1. 7.8.1 Clock Enable Control for eQEPx Modules
      2. 7.8.2 Using eQEPx Phase Error
      3. 7.8.3 Input Connections to eQEPx Modules
      4. 7.8.4 Enhanced Quadrature Encoder Pulse (eQEPx) Timing
  8. 8器件和文档支持
    1. 8.1  器件支持
      1. 8.1.1 开发支持
        1. 8.1.1.1 开始使用
      2. 8.1.2 器件命名规则
    2. 8.2  文档支持
      1. 8.2.1 德州仪器 (TI) 相关文档
    3. 8.3  相关链接
    4. 8.4  Community Resources
    5. 8.5  商标
    6. 8.6  静电放电警告
    7. 8.7  术语表
    8. 8.8  器件识别码寄存器
      1. Table 8-2 器件 ID 位分配寄存器字段说明
    9. 8.9  芯片识别寄存器
    10. 8.10 模块认证
      1. 8.10.1 DCAN 认证
      2. 8.10.2 LIN 认证
        1. 8.10.2.1 LIN 主控模式
        2. 8.10.2.2 LIN 受控模式 - 固定波特率
        3. 8.10.2.3 LIN 受控模式 - 自适应波特率
  9. 9机械、封装和可订购产品附录
    1. 9.1 封装信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1.3 说明

TMS570LS0432/0332 器件是一款适用于安全系统的高性能汽车级微控制器。该安全架构包括锁步中的两个 CPU、CPU 和内存 BIST 逻辑、闪存和数据 SRAM 上的 ECC、外设存储器上的奇偶校验以及外设 I/O 上的环回功能。

TMS570LS0432/0332 器件集成了 ARM Cortex-R4 CPU。该 CPU 具有 1.66DMIPS/MHz 的高效性能，工作频率可高达 80MHz，从而能够提供高达 132 DMIPS 的计算能力。此器件支持大端序 (BE32) 格式。

TMS570LS0432/0332 器件分别具有 384KB 和 256KB 的集成闪存及 32KB 的数据 RAM。闪存和 RAM 均带有单位错误纠正和双位错误检测功能。该器件上的闪存存储器是通过 64 位宽数据总线接口实现的可电擦除且可编程的非易失性存储器。该闪存采用 3.3V 电源输入电压（与 I/O 电源相同的电平）进行全部的读取、编程和擦除操作。在管道模式下，闪存以 80MHz 的系统时钟频率运作。SRAM 在整个受支持的频率范围内支持以字节、半字、字和双字模式的单周期读取和写入访问。

TMS570LS0432/0332 器件 具有 针对实时控制类 应用，包括一个下一代高端计时器 (N2HET) 定时协处理器（具备 多达 19 个 I/O 端和一个采用 100 引脚封装、支持 16 输入的 12 位模数转换器 (ADC)。

N2HET 是一款高级智能定时器，能够为实时应用提供精密的计时 功能。该计时器由软件控制，采用小型指令集，并具有专用的计时器微机和随附 I/O 端口。N2HET 可用于脉宽调制输出、捕捉或比较输入，或 GPIO。N2HET 特别适用于 那些 需要多个具有复杂和准确时间脉冲的传感器信息和驱动致动器的应用。一个高端定时器传输单元 (HTU) 能够执行 DMA 类型处理来与主存储器之间传输 N2HET 数据。一个内存保护单元 (MPU) 被内置于 HTU 内。

增强型正交编码器脉冲 (eQEP) 模块用于与线性或旋转增量编码器进行直接连接，以便从高性能运动和位置控制系统中使用的旋转机器中获得位置、方向和速度信息。

此器件具有一个 12 位分辨率 MibADC，此 MibADC 有 16 条通道以及带奇偶校验保护的 64 字缓冲器 RAM。MibADC 通道可被独立转换或者可针对顺序转换序列由软件成组。有三个独立的组。当被触发或者针对连续转换模式进行配置后，每个序列可被转换一次。 此 MibADC 具有一个 10 位模式，可在需要兼容早期器件或需要提高转换速率时使用。

此器件具有多个通信接口：一个 MibSPI、两个 SPI、一个 UART/LIN 和两个 UART/LIN。SPI 为相似移位寄存器类型器件之间的高速通信提供了一种便捷方法。UART/LIN 支持本地互联标准 2.1 并可用作一个使用标准不归零码 (NRZ) 格式的全双工模式 UART。DCAN 支持 CAN 2.0（A 和 B）协议标准，并使用一个串行、多主控通信协议，此协议用高达 1Mbps 的稳健耐用通信速率有效支持分布式实时控制。DCAN 非常适用于 那些 在嘈杂恶劣环境中运行的应用（例如汽车和工业 应用），它们要求可靠的串行通信或者多路布线。

调频锁相环 (FMPLL) 时钟模块用于将外部频率基准与一个内部使用的更高频率相乘。FMPLL 可为全局时钟模块 (GCM) 提供五个可能的时钟源输入之一。GCM 可管理可用时钟源与器件时钟域之间的映射。

此器件还有一个外部时钟预分频器 (ECP) 模块，该电路经启用后会在 ECLK 引脚上输出一个连续外部时钟。ECLK 频率是一个外设接口时钟 (VCLK) 频率的用户可编程比例。这个可被外部监视的低频输出作为此器件运行频率的指示器。

错误信令模块 (ESM) 可监控所有器件错误并在检测到故障时确定是触发中断还是外部 nERROR 引脚发生切换。可从外部监视 nERROR 引脚，作为微控制器内故障条件的指示器。

I/O 多路控制模块 (IOMM) 可以进行输入/输出引脚配置，从而支持替代功能。有关本器件上支持多个功能的引脚列表，请参见表4-17。

凭借集成的安全 特性 和广泛的通信和控制外设选择， TMS570LS0432/0332 是实时控制的理想解决方案 应用 的理想解决方案。

器件信息(1)

器件型号 封装 封装尺寸
TMS570LS0432PZ LQFP (100) 14.00mm × 14.00mm
TMS570LS0332PZ LQFP (100) 14.00mm × 14.00mm
(1) 更多信息请参见 Section 9，机械封装和可订购产品信息。