ZHCSSI2D July   2023  – August 2025 TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 引脚配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1 模拟信号
      2. 5.3.2 数字信号
      3. 5.3.3 电源和接地
      4. 5.3.4 测试、JTAG 和复位
    4. 5.4 带有内部上拉和下拉的引脚
    5. 5.5 引脚多路复用
      1. 5.5.1 GPIO 多路复用引脚
      2. 5.5.2 ADC 引脚上的数字输入和输出 (AGPIO)
      3. 5.5.3 USB 引脚多路复用
      4. 5.5.4 高速 SPI 引脚多路复用
    6. 5.6 未使用引脚的连接
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 商用
    3. 6.3  ESD 等级 - 汽车
    4. 6.4  建议运行条件
    5. 6.5  功耗摘要
      1. 6.5.1 系统电流消耗（启用 VREG）
      2. 6.5.2 系统电流消耗（禁用 VREG）- 外部电源
      3. 6.5.3 工作模式测试说明
      4. 6.5.4 电流消耗图
      5. 6.5.5 减少电流消耗
        1. 6.5.5.1 每个禁用外设的典型电流降低
    6. 6.6  电气特性
    7. 6.7  ZEJ 封装的热阻特性
    8. 6.8  PTP 封装的热阻特性
    9. 6.9  NMR 封装的热阻特性
    10. 6.10 PZP 封装的热阻特性
    11. 6.11 散热设计注意事项
    12. 6.12 系统
      1. 6.12.1  电源管理模块 (PMM)
        1. 6.12.1.1 引言
        2. 6.12.1.2 概述
          1. 6.12.1.2.1 电源轨监视器
            1. 6.12.1.2.1.1 I/O POR（上电复位）监视器
            2. 6.12.1.2.1.2 I/O BOR（欠压复位）监视器
            3. 6.12.1.2.1.3 VDD POR（上电复位）监视器
          2. 6.12.1.2.2 外部监控器使用情况
          3. 6.12.1.2.3 延迟块
          4. 6.12.1.2.4 内部 VDD LDO 稳压器 (VREG)
          5. 6.12.1.2.5 VREGENZ
        3. 6.12.1.3 外部元件
          1. 6.12.1.3.1 去耦电容器
            1. 6.12.1.3.1.1 VDDIO 去耦
            2. 6.12.1.3.1.2 VDD 去耦
        4. 6.12.1.4 电源时序
          1. 6.12.1.4.1 电源引脚联动
          2. 6.12.1.4.2 信号引脚电源序列
          3. 6.12.1.4.3 电源引脚电源序列
            1. 6.12.1.4.3.1 外部 VREG/VDD 模式序列
            2. 6.12.1.4.3.2 内部 VREG/VDD 模式序列
            3. 6.12.1.4.3.3 电源时序摘要和违规影响
            4. 6.12.1.4.3.4 电源压摆率
        5. 6.12.1.5 电源管理模块电气数据和时序
          1. 6.12.1.5.1 电源管理模块运行条件
          2. 6.12.1.5.2 电源管理模块特性
      2. 6.12.2  复位时序
        1. 6.12.2.1 复位源
        2. 6.12.2.2 复位电气数据和时序
          1. 6.12.2.2.1 复位 XRSn 时序要求
          2. 6.12.2.2.2 复位 XRSn 开关特性
          3. 6.12.2.2.3 复位时序图
      3. 6.12.3  时钟规格
        1. 6.12.3.1 时钟源
        2. 6.12.3.2 时钟频率、要求和特性
          1. 6.12.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 6.12.3.2.1.1 输入时钟频率
            2. 6.12.3.2.1.2 XTAL 振荡器特性
            3. 6.12.3.2.1.3 使用外部时钟源（非晶体）时的 X1 输入电平特性
            4. 6.12.3.2.1.4 X1 时序要求
            5. 6.12.3.2.1.5 AUXCLKIN 时序要求
            6. 6.12.3.2.1.6 APLL 特性
            7. 6.12.3.2.1.7 XCLKOUT 开关特性 - 旁路或启用 PLL
            8. 6.12.3.2.1.8 内部时钟频率
        3. 6.12.3.3 输入时钟
        4. 6.12.3.4 XTAL 振荡器
          1. 6.12.3.4.1 引言
          2. 6.12.3.4.2 概述
            1. 6.12.3.4.2.1 电子振荡器
              1. 6.12.3.4.2.1.1 运行模式
                1. 6.12.3.4.2.1.1.1 晶体的工作模式
                2. 6.12.3.4.2.1.1.2 单端工作模式
              2. 6.12.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 6.12.3.4.2.2 石英晶体
            3. 6.12.3.4.2.3 GPIO 运行模式
          3. 6.12.3.4.3 正常运行
            1. 6.12.3.4.3.1 ESR – 有效串联电阻
            2. 6.12.3.4.3.2 Rneg - 负电阻
            3. 6.12.3.4.3.3 启动时间
            4. 6.12.3.4.3.4 DL – 驱动电平
          4. 6.12.3.4.4 如何选择晶体
          5. 6.12.3.4.5 测试
          6. 6.12.3.4.6 常见问题和调试提示
          7. 6.12.3.4.7 晶体振荡器规格
            1. 6.12.3.4.7.1 晶振等效串联电阻 (ESR) 要求
            2. 6.12.3.4.7.2 晶体振荡器参数
            3. 6.12.3.4.7.3 晶体振荡器电气特性
        5. 6.12.3.5 内部振荡器
          1. 6.12.3.5.1 INTOSC 特性
      4. 6.12.4  闪存参数
        1. 6.12.4.1 闪存参数 
      5. 6.12.5  RAM 规范
      6. 6.12.6  ROM 规范
      7. 6.12.7  仿真/JTAG
        1. 6.12.7.1 JTAG 电气数据和时序
          1. 6.12.7.1.1 JTAG 时序要求
          2. 6.12.7.1.2 JTAG 开关特性
          3. 6.12.7.1.3 JTAG 时序图
        2. 6.12.7.2 cJTAG 电气数据和时序
          1. 6.12.7.2.1 cJTAG 时序要求
          2. 6.12.7.2.2 cJTAG 开关特性
          3. 6.12.7.2.3 cJTAG 时序图
      8. 6.12.8  GPIO 电气数据和时序
        1. 6.12.8.1 GPIO - 输出时序
          1. 6.12.8.1.1 通用输出开关特征
          2. 6.12.8.1.2 通用输出时序图
        2. 6.12.8.2 GPIO - 输入时序
          1. 6.12.8.2.1 通用输入时序要求
          2. 6.12.8.2.2 采样模式
        3. 6.12.8.3 输入信号的采样窗口宽度
      9. 6.12.9  中断
        1. 6.12.9.1 外部中断 (XINT) 电气数据和时序
          1. 6.12.9.1.1 外部中断时序要求
          2. 6.12.9.1.2 外部中断开关特性
          3. 6.12.9.1.3 外部中断时序
      10. 6.12.10 低功耗模式
        1. 6.12.10.1 时钟门控低功耗模式
        2. 6.12.10.2 低功耗模式唤醒时序
          1. 6.12.10.2.1 空闲模式时序要求
          2. 6.12.10.2.2 空闲模式开关特性
          3. 6.12.10.2.3 空闲进入和退出时序图
          4. 6.12.10.2.4 STANDBY 模式时序要求
          5. 6.12.10.2.5 待机模式开关特征
          6. 6.12.10.2.6 待机进入和退出时序图
          7. 6.12.10.2.7 停机模式时序要求
          8. 6.12.10.2.8 停机模式开关特征
          9. 6.12.10.2.9 停机模式进入和退出时序图
      11. 6.12.11 外部存储器接口 (EMIF)
        1. 6.12.11.1 异步存储器支持
        2. 6.12.11.2 同步 DRAM 支持
        3. 6.12.11.3 EMIF 电气数据和时序
          1. 6.12.11.3.1 EMIF 同步存储器时序要求
          2. 6.12.11.3.2 EMIF 同步存储器开关特征
          3. 6.12.11.3.3 EMIF 同步存储器时序图
          4. 6.12.11.3.4 EMIF 异步内存时序要求
          5. 6.12.11.3.5 EMIF 异步存储器开关特性
          6. 6.12.11.3.6 EMIF 异步存储器时序图
    13. 6.13 C28x 模拟外设
      1. 6.13.1 模拟子系统
        1. 6.13.1.1 特性
        2. 6.13.1.2 方框图
      2. 6.13.2 模数转换器 (ADC)
        1. 6.13.2.1 ADC 可配置性
          1. 6.13.2.1.1 信号模式
        2. 6.13.2.2 ADC 电气数据和时序
          1. 6.13.2.2.1  ADC 运行条件：12 位、单端
          2. 6.13.2.2.2  ADC 运行条件：12 位、差分
          3. 6.13.2.2.3  ADC 运行条件：16 位、单端
          4. 6.13.2.2.4  ADC 运行条件：16 位、差分
          5. 6.13.2.2.5  ADC 特性 - 12 位、单端
          6. 6.13.2.2.6  ADC 特性 - 12 位、差分
          7. 6.13.2.2.7  ADC 特性 - 16 位、单端
          8. 6.13.2.2.8  ADC 特性 - 16 位、差分
          9. 6.13.2.2.9  ADC INL 和 DNL
          10. 6.13.2.2.10 每个引脚的 ADC 性能
          11. 6.13.2.2.11 ADC 输入模型
          12. 6.13.2.2.12 ADC 时序图
      3. 6.13.3 温度传感器
        1. 6.13.3.1 温度传感器电气数据和时序
          1. 6.13.3.1.1 温度传感器特性
      4. 6.13.4 比较器子系统 (CMPSS)
        1. 6.13.4.1 CMPSS 连接图
        2. 6.13.4.2 方框图
        3. 6.13.4.3 CMPSS 电气数据和时序
          1. 6.13.4.3.1 比较器电气特性
          2.        CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 6.13.4.3.2 CMPSS DAC 静态电气特性
          4. 6.13.4.3.3 CMPSS 示意图
          5. 6.13.4.3.4 CMPSS DAC 动态误差
      5. 6.13.5 缓冲数模转换器 (DAC)
        1. 6.13.5.1 缓冲 DAC 电气数据和时序
          1. 6.13.5.1.1 缓冲 DAC 运行条件
          2. 6.13.5.1.2 缓冲 DAC 电气特性
    14. 6.14 C28x 控制外设
      1. 6.14.1 增强型捕获 (eCAP)
        1. 6.14.1.1 eCAP 方框图
        2. 6.14.1.2 eCAP 同步
        3. 6.14.1.3 eCAP 电气数据和时序
          1. 6.14.1.3.1 eCAP 时序要求
          2. 6.14.1.3.2 eCAP 开关特性
      2. 6.14.2 高分辨率捕捉 (HRCAP)
        1. 6.14.2.1 eCAP 和 HRCAP 方框图
        2. 6.14.2.2 HRCAP 电气数据和时序
          1. 6.14.2.2.1 HRCAP 开关特性
          2. 6.14.2.2.2 HRCAP 图表
      3. 6.14.3 增强型脉宽调制器 (ePWM)
        1. 6.14.3.1 控制外设同步
        2. 6.14.3.2 ePWM 电气数据和时序
          1. 6.14.3.2.1 ePWM 时序要求
          2. 6.14.3.2.2 ePWM 开关特性
          3. 6.14.3.2.3 跳闸区输入时序
            1. 6.14.3.2.3.1 跳闸区域输入时序要求
            2. 6.14.3.2.3.2 PWM 高阻态特征时序图
      4. 6.14.4 外部 ADC 转换启动电气数据和时序
        1. 6.14.4.1 外部 ADC 转换启动开关特性
        2. 6.14.4.2 ADCSOCAO 或ADCSOCBO 时序图
      5. 6.14.5 高分辨率脉宽调制器 (HRPWM)
        1. 6.14.5.1 HRPWM 电气数据和时序
          1. 6.14.5.1.1 高分辨率 PWM 特征
      6. 6.14.6 增强型正交编码器脉冲 (eQEP)
        1. 6.14.6.1 eQEP 电气数据和时序
          1. 6.14.6.1.1 eQEP 时序要求
          2. 6.14.6.1.2 eQEP 开关特性
      7. 6.14.7 Σ-Δ 滤波器模块 (SDFM)
        1. 6.14.7.1 SDFM 电气数据和时序
          1. 6.14.7.1.1 SDFM 电气数据和时序（同步 GPIO）
            1. 6.14.7.1.1.1 使用同步 GPIO - SYNC 选项时的 SDFM 时序要求
          2. 6.14.7.1.2 SDFM 电气数据和时序（使用 ASYNC）
            1. 6.14.7.1.2.1 使用异步 GPIO 和 SDFM 同步到 PLL 时的 SDFM 时序要求
          3. 6.14.7.1.3 SDFM 时序图
    15. 6.15 C28x 通信外设
      1. 6.15.1  控制器局域网 (CAN)
      2. 6.15.2  模块化控制器局域网 (MCAN)
      3. 6.15.3  快速串行接口 (FSI)
        1. 6.15.3.1 FSI 发送器
          1. 6.15.3.1.1 FSITX 电气数据和时序
            1. 6.15.3.1.1.1 FSITX 开关特性
            2. 6.15.3.1.1.2 FSITX 时序
        2. 6.15.3.2 FSI 接收器
          1. 6.15.3.2.1 FSIRX 电气数据和时序
            1. 6.15.3.2.1.1 FSIRX 时序要求
            2. 6.15.3.2.1.2 FSIRX 开关特性
            3. 6.15.3.2.1.3 FSIRX 时序
        3. 6.15.3.3 FSI SPI 兼容模式
          1. 6.15.3.3.1 FSITX SPI 信令模式电气数据和时序
            1. 6.15.3.3.1.1 FSITX SPI 信令模式开关特性
            2. 6.15.3.3.1.2 FSITX SPI 信令模式时序
      4. 6.15.4  内部集成电路 (I2C)
        1. 6.15.4.1 I2C 电气数据和时序
          1. 6.15.4.1.1 I2C 时序要求
          2. 6.15.4.1.2 I2C 开关特性
          3. 6.15.4.1.3 I2C 时序图
      5. 6.15.5  电源管理总线 (PMBus) 接口
        1. 6.15.5.1 PMBus 电气数据和时序
          1. 6.15.5.1.1 PMBus 电气特性
          2. 6.15.5.1.2 PMBus 快速模式开关特性
          3. 6.15.5.1.3 PMBus 标准模式开关特性
      6. 6.15.6  串行通信接口 (SCI)
      7. 6.15.7  串行外设接口 (SPI)
        1. 6.15.7.1 SPI 控制器模式时序
          1. 6.15.7.1.1 SPI 控制器模式开关特性 - 时钟相位为 0
          2. 6.15.7.1.2 SPI 控制器模式开关特性 - 时钟相位为 1
          3. 6.15.7.1.3 SPI 控制器模式时序要求
          4. 6.15.7.1.4 SPI 控制器模式时序图
        2. 6.15.7.2 SPI 外设模式时序
          1. 6.15.7.2.1 SPI 外设模式开关特性
          2. 6.15.7.2.2 SPI 外设模式时序要求
          3. 6.15.7.2.3 SPI 外设模式时序图
      8. 6.15.8  本地互连网络 (LIN)
      9. 6.15.9  EtherCAT 从属器件控制器 (ESC)
        1. 6.15.9.1 ESC 特性
        2. 6.15.9.2 ESC 子系统集成特性
        3. 6.15.9.3 EtherCAT IP 方框图
        4. 6.15.9.4 EtherCAT 电气数据和时序
          1. 6.15.9.4.1 EtherCAT 时序要求
          2. 6.15.9.4.2 EtherCAT 开关特性
          3. 6.15.9.4.3 EtherCAT 时序图
      10. 6.15.10 通用串行总线 (USB)
        1. 6.15.10.1 USB 电气数据和时序
          1. 6.15.10.1.1 USB 输入端口 DP 和 DM 时序要求
          2. 6.15.10.1.2 USB 输出端口 DP 和 DM 开关特性
      11. 6.15.11 通用异步接收器/发送器 (UART)
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 存储器
      1. 7.3.1 C28x 存储器映射
      2. 7.3.2 控制律加速器 (CLA) 存储器映射
      3. 7.3.3 闪存映射
        1. 7.3.3.1 闪存扇区的地址
      4. 7.3.4 EMIF 芯片选择存储器映射
      5. 7.3.5 外设寄存器内存映射
      6. 7.3.6 存储器类型
        1. 7.3.6.1 专用 RAM（Mx 和 Dx RAM）
        2. 7.3.6.2 本地共享 RAM (LSx RAM)
        3. 7.3.6.3 全局共享 RAM (GSx RAM)
        4. 7.3.6.4 CPU 消息 RAM (CPU MSGRAM)
        5. 7.3.6.5 CLA 消息 RAM (CLA MSGRAM)
        6. 7.3.6.6 CLA - DMA 消息 RAM (CLA-DMA MSGRAM)
    4. 7.4 标识
    5. 7.5 总线架构 - 外设连接
    6. 7.6 引导 ROM
      1. 7.6.1 器件引导
      2. 7.6.2 器件引导模式
      3. 7.6.3 器件引导配置
      4. 7.6.4 GPIO 分配
    7. 7.7 安全性
      1. 7.7.1 保护芯片边界
        1. 7.7.1.1 JTAGLOCK
        2. 7.7.1.2 零引脚引导
      2. 7.7.2 双区域安全
      3. 7.7.3 免责声明
    8. 7.8 高级加密标准 (AES) 加速器
    9. 7.9 C28x (CPU1/CPU2) 子系统
      1. 7.9.1  C28x 处理器
        1. 7.9.1.1 浮点单元 (FPU)
        2. 7.9.1.2 快速整数除法单元
        3. 7.9.1.3 三角函数数学单元 (TMU)
        4. 7.9.1.4 VCRC 单元
        5. 7.9.1.5 锁步比较模块 (LCM)
      2. 7.9.2  控制律加速器 (CLA)
      3. 7.9.3  嵌入式实时分析和诊断 (ERAD)
      4. 7.9.4  背景 CRC-32 (BGCRC)
      5. 7.9.5  直接存储器存取 (DMA)
      6. 7.9.6  处理器间通信 (IPC) 模块
      7. 7.9.7  C28x 计时器
      8. 7.9.8  双路时钟比较器 (DCC)
        1. 7.9.8.1 特性
        2. 7.9.8.2 DCCx 时钟源中断的映射
      9. 7.9.9  带有看门狗计时器的非可屏蔽中断 (NMIWD)
      10. 7.9.10 看门狗
      11. 7.9.11 可配置逻辑块 (CLB)
  9. 8 应用、实施和布局
    1. 8.1 应用和实施
    2. 8.2 器件主要特性
    3. 8.3 应用信息
      1. 8.3.1 典型应用
        1. 8.3.1.1 伺服驱动器控制模块
          1. 8.3.1.1.1 系统方框图
          2. 8.3.1.1.2 伺服驱动器控制模块资源
        2. 8.3.1.2 微型光伏逆变器
          1. 8.3.1.2.1 系统方框图
          2. 8.3.1.2.2 微型光伏逆变器资源
        3. 8.3.1.3 电动汽车充电站电源模块
          1. 8.3.1.3.1 系统方框图
          2. 8.3.1.3.2 电动汽车充电站电源模块资源
        4. 8.3.1.4 车载充电器 (OBC)
          1. 8.3.1.4.1 系统方框图
          2. 8.3.1.4.2 OBC 资源
        5. 8.3.1.5 高压牵引逆变器
          1. 8.3.1.5.1 系统方框图
          2. 8.3.1.5.2 高压牵引逆变器资源
  10. 9 器件和文档支持
    1. 9.1 入门和后续步骤
    2. 9.2 器件命名规则
    3. 9.3 标识
    4. 9.4 工具与软件
    5. 9.5 文档支持
    6. 9.6 支持资源
    7. 9.7 商标
    8. 9.8 静电放电警告
    9. 9.9 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PZP|100
  • ZEJ|256
  • PTP|176
  • NMR|169
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.9.2 控制律加速器 (CLA)

CLA 2 类是一款独立、完全可编程的 32 位浮点数学处理器，为 C28x 系列实现了并发控制环路执行。CLA 的低中断延迟使其能够“及时”读取 ADC 样本。这显著降低了 ADC 采样到输出延迟，从而实现了更快的系统响应和更高 MHz 的控制环路。通过利用 CLA 为时间关键型控制环路提供服务，可腾出主 CPU 来执行其他系统任务，如通信和诊断。

控制律加速器通过添加并行处理来扩展 C28x CPU 的功能。CLA 处理的时间关键控制环路可实现低 ADC 采样输出延迟。因此，CLA 支持更快速的系统响应和可高频率的控制环路。将 CLA 用于时间关键型任务可释放主 CPU 以同时执行其他系统和通信功能。

以下是 CLA 主要特性的列表。

  • 可使用 C 编译程序进行 CLA 软件开发
  • 时钟速率与主 CPU 一致 (SYSCLKOUT)。
  • 一个独立的架构使得 CLA 能够独立于主 C28x CPU 之外执行算法。
    • 完整的总线架构：
      • 程序地址总线 (PAB) 和程序数据总线 (PDB)
      • 数据读取地址总线 (DRAB)、数据读取数据总线 (DRDB)、数据写入地址总线 (DWAB) 和数据写入数据总线 (DWDB)
    • 独立的 8 级流水线。
    • 16 位程序计数器 (MPC)
    • 四个 32 位结果寄存器（MR0 至 MR3）
    • 两个 16 位辅助寄存器（MAR0、MAR1）
    • 状态寄存器 (MSTF)
  • 指令集包括：
    • IEEE 单精度（32 位）浮点数学运算
    • 涉及并行载入或者存储的浮点数学
    • 涉及并行加法或者减法的浮点乘法
    • 1/X 和 1/sqrt(X) 估值
    • 数据类型转换
    • 条件分支指令和调用
    • 数据载入/存储操作
  • CLA 程序代码可包含多达 8 个任务或中断服务例程，或者 7 个任务和一个主后台任务。
    • 每一个任务的开始地址由 MVECT 寄存器指定。
    • 只要任务适合可配置的 CLA 程序内存空间，任务大小就没有限制。
    • 每次处理并完成一个任务。无任务嵌套。
    • 任务完成时，在 PIE 内标志一个任务专用中断。
    • 当一个任务结束时，下一个具有最高优先级的等待任务自动开始。
    • 2 类 CLA 可以有一个在后台连续运行的主任务，而其他高优先级事件则触发前台任务。
  • 任务触发机制：
    • 借助于 IACK 指令的 C28x CPU
    • 任务 1 到任务 8：最多 256 个可能的触发源，来自连接到共享总线的外设，CLA 在共享总线上承担二级所有权。
    • 任务 8 可以设置为后台任务，而任务 1 至 7 采用外设触发。
  • 内存和共用外设：
    • 两个专用消息 RAM 用于 CLA 和主 CPU 间的通信。
    • C28x CPU 能够将 CLA 程序和数据内存映射到主 CPU 空间或者 CLA 空间。
    • 两个专用消息 RAM 用于 CLA 和 DMA 间的通信

TMS320F28P650DK TMS320F28P650DH TMS320F28P650SK TMS320F28P650SH TMS320F28P659DK-Q1 TMS320F28P659DH-Q1 TMS320F28P659SH-Q1 CLA 方框图图 7-4 CLA 方框图