ZHCSKP3L September   2021  – June 2026 TDA4VM , TDA4VM-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 端子配置和功能
    1. 5.1 引脚图
    2. 5.2 引脚属性
    3. 5.3 信号说明
      1. 5.3.1  ADC
        1. 5.3.1.1 MCU 域
      2. 5.3.2  DDRSS
        1. 5.3.2.1 MAIN 域
      3. 5.3.3  GPIO
        1. 5.3.3.1 MAIN 域
        2. 5.3.3.2 WKUP 域
      4. 5.3.4  I2C
        1. 5.3.4.1 MAIN 域
        2. 5.3.4.2 MCU 域
        3. 5.3.4.3 WKUP 域
      5. 5.3.5  I3C
        1. 5.3.5.1 MAIN 域
        2. 5.3.5.2 MCU 域
      6. 5.3.6  MCAN
        1. 5.3.6.1 MAIN 域
        2. 5.3.6.2 MCU 域
      7. 5.3.7  MCSPI
        1. 5.3.7.1 MAIN 域
        2. 5.3.7.2 MCU 域
      8. 5.3.8  UART
        1. 5.3.8.1 MAIN 域
        2. 5.3.8.2 MCU 域
        3. 5.3.8.3 WKUP 域
      9. 5.3.9  MDIO
        1. 5.3.9.1 MCU 域
      10. 5.3.10 CPSW2G
        1. 5.3.10.1 MCU 域
      11. 5.3.11 CPSW9G
        1. 5.3.11.1 MAIN 域
      12. 5.3.12 ECAP
        1. 5.3.12.1 MAIN 域
      13. 5.3.13 EQEP
        1. 5.3.13.1 MAIN 域
      14. 5.3.14 EHRPWM
        1. 5.3.14.1 MAIN 域
      15. 5.3.15 USB
        1. 5.3.15.1 MAIN 域
      16. 5.3.16 SERDES
        1. 5.3.16.1 MAIN 域
      17. 5.3.17 OSPI
        1. 5.3.17.1 MCU 域
      18. 5.3.18 Hyperbus
        1. 5.3.18.1 MCU 域
      19. 5.3.19 GPMC
        1. 5.3.19.1 MAIN 域
      20. 5.3.20 MMC
        1. 5.3.20.1 MAIN 域
      21. 5.3.21 CPTS
        1. 5.3.21.1 MCU 域
        2. 5.3.21.2 MAIN 域
      22. 5.3.22 UFS
        1. 5.3.22.1 MAIN 域
      23. 5.3.23 PRU_ICSSG [当前不受支持]
        1. 5.3.23.1 MAIN 域
      24. 5.3.24 MCASP
        1. 5.3.24.1 MAIN 域
      25. 5.3.25 DSS
        1. 5.3.25.1 MAIN 域
      26. 5.3.26 DP
        1. 5.3.26.1 MAIN 域
      27. 5.3.27 摄像头流媒体接口接收器 (CSI_RX_IF) 子系统
        1. 5.3.27.1 MAIN 域
      28. 5.3.28 DSI_TX
        1. 5.3.28.1 MAIN 域
      29. 5.3.29 VPFE
        1. 5.3.29.1 MAIN 域
      30. 5.3.30 DMTIMER
        1. 5.3.30.1 MAIN 域
        2. 5.3.30.2 MCU 域
      31. 5.3.31 仿真和调试
        1. 5.3.31.1 MAIN 域
      32. 5.3.32 系统和其他
        1. 5.3.32.1 启动模式配置
          1. 5.3.32.1.1 MAIN 域
          2. 5.3.32.1.2 MCU 域
        2. 5.3.32.2 时钟
          1. 5.3.32.2.1 MAIN 域
          2. 5.3.32.2.2 WKUP 域
        3. 5.3.32.3 系统
          1. 5.3.32.3.1 MAIN 域
          2. 5.3.32.3.2 WKUP 域
        4. 5.3.32.4 EFUSE
      33. 5.3.33 电源
    4. 5.4 引脚多路复用
    5. 5.5 引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  通电时间 (POH) 限制
    4. 6.4  建议运行条件
    5. 6.5  运行性能点
    6. 6.6  电气特性
    7. 6.7  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.7.1 OTP 电子保险丝编程的建议运行条件
      2. 6.7.2 硬件要求
      3. 6.7.3 编程序列
      4. 6.7.4 对硬件保修的影响
    8. 6.8  热阻特性
      1. 6.8.1 ALF 封装的热阻特性
    9. 6.9  温度传感器特性
    10. 6.10 时序和开关特性
      1. 6.10.1 时序参数和信息
      2. 6.10.2 电源时序
        1. 6.10.2.1 电源压摆率要求
        2. 6.10.2.2 组合式 MCU 域和 Main 域上电时序
        3. 6.10.2.3 组合式 MCU 域和 Main 域下电时序 - 选项 1
        4. 6.10.2.4 组合式 MCU 域和 Main 域下电时序 - 选项 2
        5. 6.10.2.5 隔离式 MCU 域和 Main 域上电时序
        6. 6.10.2.6 隔离式 MCU 域和 Main 域，初级下电时序 - 选项 1
        7. 6.10.2.7 隔离式 MCU 域和 Main 域，初级下电时序 - 选项 2
        8. 6.10.2.8 进入和退出仅 MCU 状态
        9. 6.10.2.9 进入和退出 DDR 保持状态
      3. 6.10.3 系统时序
        1. 6.10.3.1 复位时序
        2. 6.10.3.2 安全信号时序
        3. 6.10.3.3 时钟时序
      4. 6.10.4 时钟规范
        1. 6.10.4.1 输入和输出时钟/振荡器
          1. 6.10.4.1.1 WKUP_OSC0 内部振荡器时钟源
            1. 6.10.4.1.1.1 负载电容
            2. 6.10.4.1.1.2 并联电容
          2. 6.10.4.1.2 WKUP_OSC0 LVCMOS 数字时钟源
          3. 6.10.4.1.3 辅助 OSC1 内部振荡器时钟源
            1. 6.10.4.1.3.1 负载电容
            2. 6.10.4.1.3.2 并联电容
          4. 6.10.4.1.4 辅助 OSC1 LVCMOS 数字时钟源
          5. 6.10.4.1.5 未使用辅助 OSC1
          6. 6.10.4.1.6 WKUP_LFOSC0 内部振荡器时钟源
          7. 6.10.4.1.7 未使用 WKUP_LFOSC0
        2. 6.10.4.2 输出时钟
        3. 6.10.4.3 PLL
        4. 6.10.4.4 模块和外设时钟频率
      5. 6.10.5 外设
        1. 6.10.5.1  ATL
          1. 6.10.5.1.1 ATL_PCLK 时序要求
          2. 6.10.5.1.2 ‌ATL_AWS[x] 时序要求
          3. 6.10.5.1.3 ‌ATL_BWS[x] 时序要求
          4. 6.10.5.1.4 ‌ATCLK[x] 开关特性
        2. 6.10.5.2  VPFE
        3. 6.10.5.3  CPSW2G
          1. 6.10.5.3.1 CPSW2G MDIO 接口时序
          2. 6.10.5.3.2 CPSW2G RMII 时序
            1. 6.10.5.3.2.1 CPSW2G RMII[x]_REF_CLK 时序要求 – RMII 模式
            2. 6.10.5.3.2.2 CPSW2G RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RX_ER 时序要求 - RMII 模式
            3. 6.10.5.3.2.3 CPSW2G RMII[x]_TXD[1:0] 和 RMII[x]_TX_EN 开关特性 - RMII 模式
          3. 6.10.5.3.3 CPSW2G RGMII 时序
            1. 6.10.5.3.3.1 RGMII[x]_RXC 时序要求 - RGMII 模式
            2. 6.10.5.3.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 的 CPSW2G 时序要求 - RGMII 模式
            3. 6.10.5.3.3.3 CPSW2G RGMII[x]_TXC 开关特性 - RGMII 模式
            4. 6.10.5.3.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 - RGMII 模式
        4. 6.10.5.4  CPSW9G
          1. 6.10.5.4.1 CPSW9G MDIO 接口时序
          2. 6.10.5.4.2 CPSW9G RMII 时序
            1. 6.10.5.4.2.1 RMII[x]_REF_CLK 时序要求 – RMII 模式
            2. 6.10.5.4.2.2 RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RX_ER 时序要求 – RMII 模式
            3. 6.10.5.4.2.3 RMII[x]_TXD[1:0] 和 RMII[x]_TXEN 开关特性 — RMII 模式
          3. 6.10.5.4.3 CPSW9G RGMII 时序
            1. 6.10.5.4.3.1 RGMII[x]_RXC 时序要求 - RGMII 模式
            2. 6.10.5.4.3.2 RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 时序控制要求 – RGMII 模式
            3. 6.10.5.4.3.3 RGMII[x]_TXC 开关特性 – RGMII 模式
            4. 6.10.5.4.3.4 RGMII[x]_TD[3:0] 和 RGMII[x]_TX_CTL 开关特性 – RGMII 模式
        5. 6.10.5.5  CSI-2
        6. 6.10.5.6  DDRSS
        7. 6.10.5.7  DSS
        8. 6.10.5.8  eCAP
          1. 6.10.5.8.1 eCAP 的时序要求
          2. 6.10.5.8.2 eCAP 的开关特性
        9. 6.10.5.9  EPWM
          1. 6.10.5.9.1 eHRPWM 的开关特性
          2. 6.10.5.9.2 eHRPWM 的时序要求
        10. 6.10.5.10 eQEP
          1. 6.10.5.10.1 eQEP 的时序要求
          2. 6.10.5.10.2 eQEP 的开关特性
        11. 6.10.5.11 GPIO
          1. 6.10.5.11.1 GPIO 时序要求
          2. 6.10.5.11.2 GPIO 开关特性
        12. 6.10.5.12 GPMC
          1. 6.10.5.12.1 GPMC 和 NOR 闪存 - 同步模式
            1. 6.10.5.12.1.1 GPMC 和 NOR 闪存时序要求 - 同步模式
            2. 6.10.5.12.1.2 GPMC 和 NOR 闪存开关特性 - 同步模式
          2. 6.10.5.12.2 GPMC 和 NOR 闪存 - 异步模式
            1. 6.10.5.12.2.1 GPMC 和 NOR 闪存时序要求 – 异步模式
            2. 6.10.5.12.2.2 GPMC 和 NOR 闪存开关特性 – 异步模式
          3. 6.10.5.12.3 GPMC 和 NAND 闪存 - 异步模式
            1. 6.10.5.12.3.1 GPMC 和 NAND 闪存时序要求 – 异步模式
            2. 6.10.5.12.3.2 GPMC 和 NAND 闪存开关特性 – 异步模式
          4. 6.10.5.12.4 GPMC0 IOSET
        13. 6.10.5.13 HyperBus
          1. 6.10.5.13.1 HyperBus 的时序要求
          2. 6.10.5.13.2 HyperBus 166MHz 开关特性
          3. 6.10.5.13.3 HyperBus 100MHz 开关特性
        14. 6.10.5.14 I2C
        15. 6.10.5.15 I3C
        16. 6.10.5.16 MCAN
        17. 6.10.5.17 MCASP
        18. 6.10.5.18 MCSPI
          1. 6.10.5.18.1 MCSPI — 主模式
          2. 6.10.5.18.2 MCSPI — 从模式
        19. 6.10.5.19 MMCSD
          1. 6.10.5.19.1 MMC0 - eMMC 接口
            1. 6.10.5.19.1.1 旧 SDR 模式
            2. 6.10.5.19.1.2 高速 SDR 模式
            3. 6.10.5.19.1.3 高速 DDR 模式
            4. 6.10.5.19.1.4 HS200 模式
          2. 6.10.5.19.2 MMC1/2 - SD/SDIO 接口
            1. 6.10.5.19.2.1 默认速度模式
            2. 6.10.5.19.2.2 高速模式
            3. 6.10.5.19.2.3 UHS-I SDR12 模式
            4. 6.10.5.19.2.4 UHS-I SDR25 模式
            5. 6.10.5.19.2.5 UHS-I SDR50 模式
            6. 6.10.5.19.2.6 UHS-I DDR50 模式
            7. 6.10.5.19.2.7 UHS-I SDR104 模式
        20. 6.10.5.20 CPTS
          1. 6.10.5.20.1 CPTS 时序要求
          2. 6.10.5.20.2 CPTS 开关特性
        21. 6.10.5.21 OSPI
          1. 6.10.5.21.1 OSPI PHY 模式
            1. 6.10.5.21.1.1 带数据训练的 OSPI
              1. 6.10.5.21.1.1.1 OSPI 开关特性 - 数据训练
            2. 6.10.5.21.1.2 无数据训练的 OSPI
              1. 6.10.5.21.1.2.1 OSPI 时序要求 - SDR 模式
              2. 6.10.5.21.1.2.2 OSPI 开关特性 - SDR 模式
              3. 6.10.5.21.1.2.3 OSPI 时序要求 - DDR 模式
              4. 6.10.5.21.1.2.4 OSPI 开关特性 - DDR 模式
          2. 6.10.5.21.2 OSPI Tap 模式
            1. 6.10.5.21.2.1 OSPI Tap SDR 时序
            2. 6.10.5.21.2.2 OSPI Tap DDR 时序
        22. 6.10.5.22 PCIE
        23. 6.10.5.23 计时器
          1. 6.10.5.23.1 计时器的时序要求
          2. 6.10.5.23.2 计时器的开关特性
        24. 6.10.5.24 UART
          1. 6.10.5.24.1 UART 的时序要求
          2. 6.10.5.24.2 UART 开关特性
        25. 6.10.5.25 USB
      6. 6.10.6 仿真和调试
        1. 6.10.6.1 迹线
        2. 6.10.6.2 JTAG
          1. 6.10.6.2.1 JTAG 电气数据和时序
            1. 6.10.6.2.1.1 JTAG 时序要求
            2. 6.10.6.2.1.2 JTAG 开关特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-A72
      2. 7.2.2 Arm Cortex-R5F
      3. 7.2.3 DSP C71x
      4. 7.2.4 DSP C66x
    3. 7.3 加速器和协处理器
      1. 7.3.1 GPU
      2. 7.3.2 VPAC
      3. 7.3.3 DMPAC
      4. 7.3.4 D5520MP2
      5. 7.3.5 VXE384MP2
    4. 7.4 其他子系统
      1. 7.4.1 MSMC
      2. 7.4.2 NAVSS
        1. 7.4.2.1 NAVSS0
        2. 7.4.2.2 MCU_NAVSS
      3. 7.4.3 PDMA 控制器
      4. 7.4.4 电源
      5. 7.4.5 外设
        1. 7.4.5.1  ADC
        2. 7.4.5.2  ATL
        3. 7.4.5.3  CSI
          1. 7.4.5.3.1 摄像头流媒体接口接收器 (CSI_RX_IF) 和 MIPI DPHY 接收器 (DPHY_RX)
          2. 7.4.5.3.2 摄像头流媒体接口发送器 (CSI_TX_IF)
        4. 7.4.5.4  CPSW2G
        5. 7.4.5.5  CPSW9G
        6. 7.4.5.6  DCC
        7. 7.4.5.7  DDRSS
        8. 7.4.5.8  DSS
          1. 7.4.5.8.1 DSI
          2. 7.4.5.8.2 eDP
        9. 7.4.5.9  VPFE
        10. 7.4.5.10 eCAP
        11. 7.4.5.11 EPWM
        12. 7.4.5.12 ELM
        13. 7.4.5.13 ESM
        14. 7.4.5.14 eQEP
        15. 7.4.5.15 GPIO
        16. 7.4.5.16 GPMC
        17. 7.4.5.17 Hyperbus
        18. 7.4.5.18 I2C
        19. 7.4.5.19 I3C
        20. 7.4.5.20 MCAN
        21. 7.4.5.21 MCASP
        22. 7.4.5.22 MCRC 控制器
        23. 7.4.5.23 MCSPI
        24. 7.4.5.24 MMC/SD
        25. 7.4.5.25 OSPI
        26. 7.4.5.26 PCIE
        27. 7.4.5.27 串行器/解串器
        28. 7.4.5.28 WWDT
        29. 7.4.5.29 计时器
        30. 7.4.5.30 UART
        31. 7.4.5.31 USB
        32. 7.4.5.32 UFS
  9. 8 应用和实施
    1. 8.1 电源映射
    2. 8.2 器件连接和布局基本准则
      1. 8.2.1 电源去耦和大容量电容
        1. 8.2.1.1 配电网络实施指南
      2. 8.2.2 外部振荡器
      3. 8.2.3 JTAG 和 EMU
      4. 8.2.4 复位
      5. 8.2.5 未使用的引脚
      6. 8.2.6 JacintoTM 7 器件硬件设计指南
    3. 8.3 外设和接口的相关设计信息
      1. 8.3.1 LPDDR4 电路板设计和布局布线指南
      2. 8.3.2 OSPI 和 QSPI 电路板设计和布局指南
        1. 8.3.2.1 无环回和内部焊盘环回
        2. 8.3.2.2 外部电路板环回
        3. 8.3.2.3 DQS（仅适用于八路闪存器件）
      3. 8.3.3 SERDES REFCLK 设计指南
      4. 8.3.4 USB VBUS 设计指南
      5. 8.3.5 系统电源监测设计指南
      6. 8.3.6 高速差分信号布线指南
      7. 8.3.7 散热解决方案指导
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ALF|827
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.5 运行性能点

本节介绍了器件的运行条件。本节还包含处理器时钟和器件内核时钟的每个运行性能点 (OPP) 的说明。

表 6-1 描述了器件每个速度等级支持的最大频率。

表 6-1 速度等级最大频率
器件 最大频率 (MHz)
A72SS0 C66SS0 C71SS0 R5FSS0/1 MCU_
R5SS0		 GPU CBASS0 VPAC DMPAC DMSC LPDDR4
TDA4VMxT 2000 1350 1000 1000 1000 750 500 720(1) 520(1) 333 4266MT/s(2)
TDA4VMxL 1500 1000 750 1000 1000 600 500 600(1) 433(1) 333 3733MT/s(2)
TDA4VMxE 1000 1000 750 1000 1000 400 500 600(1) 不适用 333 3200MT/s(2)
(1) 由于 PLL 共享，无法同时使用最大 VPAC 和 DMPAC 速度（VPAC/DMPAC 的最大组合分别为 720/480 和 650/520）。
(2) 最大 DDR 频率受限于系统中使用的特定存储器类型（供应商）以及 PCB 实现方式。TI 强烈建议所有设计的每个细节（布线、间距、过孔/背钻、PCB 材料等）都严格遵循 TI LPDDR4 EVM PCB 布局，以便完全实现指定的时钟频率。有关详情，请参阅 Jacinto 7 LPDDR4 电路板设计和布局布线指南。