6.12.4.1.2 MCU_OSC0 LVCMOS 数字时钟源

图 6-20 展示了当 MCU_OSC0_XI 连接到 1.8V LVCMOS 方波数字时钟源时建议的振荡器连接。

注：

当振荡器上电时，MCU_OSC0_XI 上不允许出现直流稳态情况。这是不允许的，因为 MCU_OSC0_XI 在内部交流耦合到比较器，当向输入施加直流时，该比较器可能会进入未知状态。因此，只要 MCU_OSC0_XI 不在不同逻辑状态之间切换，应用软件就必须使 MCU_OSC0 断电。
为 MCU_OSC0_XI 输入提供时钟源的 LVCMOS 时钟信号必须具有单调转换。该时钟源应通过放置在时钟源附近的串联端接电阻器以点对点连接的方式连接到 MCU_OSC0_XI。串联端接电阻值应使时钟源输出阻抗与传输线路阻抗相匹配。例如，如果时钟源的输出阻抗为 30 欧姆，并且 PCB 信号布线的特征阻抗为 50 欧姆，则串联端接电阻值需要为 20 欧姆。这样的电阻可以完全吸收从未端接传输线路的远端返回的反射，从而避免在信号上引入任何非单调事件。
应最大限度缩短将 LVCMOS 时钟源连接到 MCU_OSC0_XI 的 PCB 布线长度。这样可以减小容性负载并降低外部噪声源耦合到时钟信号中的可能性。减小容性负载可优化时钟信号的上升/下降时间，从而降低系统中出现抖动的可能性。

图 6-20 与 1.8V LVCMOS 兼容的时钟输入

表 6-24 MCU_OSC0 LVCMOS 数字时钟源要求

参数			最小值	典型值	最大值	单位
F_xtal	频率			25		MHz
	频率稳定性和容差	未使用以太网 RGMII 和 RMII			±100	ppm
	频率稳定性和容差	RGMII 和 RMII 使用衍生的时钟			±50	ppm
DC	占空比		45		55	%
t_R/F	上升/下降时间（10%-90% 上升，90%-10% 下降）				4⁽¹⁾	ns
J_Period(RMS)	周期抖动，RMS（100k 个样本）				20	ps
J_{Period(PK-PK)}	周期抖动，峰峰值（100k 个样本）				300	ps
J_Phase(RMS)	相位抖动，RMS（带宽 100Hz 至 1MHz）				10⁽²⁾	ps

(1) 大多数 LVCMOS 振荡器数据表在其最大输出上升/下降时间的定义中使用的容性负载要比 PCB 布线电容与 MCU_OSC0_XI 输入电容组合所要施加的实际负载大得多。应该不难找到满足此要求的 LVCMOS 振荡器。但是，系统设计人员必须确认所选的 LVCMOS 振荡器能够为 MCU_OSC0_XI 输入提供适当的上升/下降时间。

(2) 大多数 LVCMOS 振荡器数据表在其最大 RMS 相位抖动的定义中使用的带宽积分范围大于此器件的要求。为了获得更合适的值，可能有必要联系 LVCMOS 振荡器制造商，要求他们使用为此参数定义的带宽积分范围来提供最大 RMS 相位抖动。