ZHCSPJ8D December   2021  – July 2026 AM2732 , AM2732-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 器件比较
    1. 4.1 相关产品
  6. 5 端子配置和功能
    1. 5.1 引脚图
      1. 5.1.1 AM273x ZCE 引脚图
      2. 5.1.2 AM273x NZN 引脚图
    2. 5.2 引脚属性（AM273x ZCE、NZN 封装）
      1.      13
    3. 5.3 信号说明
      1. 5.3.1  ADC 信号说明
        1.       16
      2. 5.3.2  CPTS 信号说明
        1.       18
      3. 5.3.3  CSI 2.0 信号说明
        1.       20
      4. 5.3.4  DMM 信号说明
        1.       22
      5. 5.3.5  ECAP 信号说明
        1.       24
      6. 5.3.6  EPWM 信号说明
        1.       26
        2.       27
        3.       28
        4.       29
      7. 5.3.7  GPIO 信号说明
        1.       31
        2.       32
      8. 5.3.8  I2C 信号说明
        1.       34
        2.       35
        3.       36
      9. 5.3.9  时钟信号说明
        1.       38
        2.       39
      10. 5.3.10 JTAG 信号说明
        1.       41
      11. 5.3.11 LVDS 信号说明
        1.       43
      12. 5.3.12 MCAN 信号说明
        1.       45
        2.       46
      13. 5.3.13 MCASP 信号说明
        1.       48
        2.       49
        3.       50
      14. 5.3.14 以太网信号说明
        1.       52
        2.       53
        3.       54
        4.       55
      15. 5.3.15 GPIO 信号说明
        1.       57
        2.       58
      16. 5.3.16 电源信号说明
        1.       60
      17. 5.3.17 QSPI 信号说明
        1.       62
      18. 5.3.18 保留信号说明
        1.       64
      19. 5.3.19 UART 信号说明
        1.       66
        2.       67
        3.       68
        4.       69
      20. 5.3.20 SPI 信号说明
        1.       71
        2.       72
        3.       73
        4.       74
      21. 5.3.21 系统信号说明
        1.       76
      22. 5.3.22 布线信号说明
        1.       78
    4. 5.4 引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级 - 汽车类
    3. 6.3  上电小时数 (POH)
      1. 6.3.1 汽车温度曲线
      2. 6.3.2 工业温度曲线
    4. 6.4  建议运行条件
    5. 6.5  运行性能点
    6. 6.6  电源规格
    7. 6.7  I/O 缓冲器类型和电压轨相关性
    8. 6.8  CPU 规格
    9. 6.9  nFBGA 封装的热阻特性 [ZCE285A]
    10. 6.10 nFBGA 封装的热阻特性 [NZN225A]
    11. 6.11 功耗摘要
    12. 6.12 电气特性
      1. 6.12.1 GPADC 参数
    13. 6.13 时序和开关特性
      1. 6.13.1 电源时序和复位时序
      2. 6.13.2 时钟规范
      3. 6.13.3 外设信息
        1. 6.13.3.1  QSPI 闪存存储器外设
          1. 6.13.3.1.1 QSPI 时序条件
          2. 6.13.3.1.2 QSPI 时序要求
          3. 6.13.3.1.3 QSPI 开关特性
        2. 6.13.3.2  MIBSPI 外设
          1. 6.13.3.2.1 SPI 时序条件
          2. 6.13.3.2.2 SPI 控制器模式时序与开关参数（时钟相位 = 0、SPICLK = 输出、SPISIMO = 输出且 SPISOMI = 输入）
          3. 6.13.3.2.3 SPI 控制器模式时序与开关参数（时钟相位 = 1、SPICLK = 输出、SPISIMO = 输出且 SPISOMI = 输入）
          4. 6.13.3.2.4 SPI 外设模式时序与开关参数（SPICLK = 输入、SPISIMO = 输入且 SPISOMI = 输出）
        3. 6.13.3.3  以太网交换机 (RGMII/RMII/MII) 外设
          1. 6.13.3.3.1  RGMII/GMII/MII 时序条件
          2. 6.13.3.3.2  RGMII 发送时钟开关特性
          3. 6.13.3.3.3  RGMII 发送数据和控制开关特性
          4. 6.13.3.3.4  RGMII 接收时钟时序要求
          5. 6.13.3.3.5  RGMII 接收数据和控制时序要求
          6. 6.13.3.3.6  RMII 发送时钟开关特性
          7. 6.13.3.3.7  RMII 发送数据和控制开关特性
          8. 6.13.3.3.8  RMII 接收时钟时序要求
          9. 6.13.3.3.9  RMII 接收数据和控制时序要求
          10. 6.13.3.3.10 MII 发送开关特性
          11. 6.13.3.3.11 MII 接收时钟时序要求
          12. 6.13.3.3.12 MII 接收时序要求
          13. 6.13.3.3.13 MII 发送时钟时序要求
          14. 6.13.3.3.14 MDIO 接口时序
        4. 6.13.3.4  LVDS/Aurora 仪表和测量外设
          1. 6.13.3.4.1 LVDS 接口配置
          2. 6.13.3.4.2 LVDS 接口时序
        5. 6.13.3.5  UART 外设
          1. 6.13.3.5.1 UART 时序要求
        6. 6.13.3.6  I2C 协议定义
          1. 6.13.3.6.1 I2C 时序要求 #GUID-D615B3D8-5F52-430D-93CB-70204118ACE4/T4362547-185
        7. 6.13.3.7  控制器局域网 — 灵活数据速率 (CAN-FD)
          1. 6.13.3.7.1 CAN-FD TX 和 RX 引脚的动态特性
        8. 6.13.3.8  CSI-2 外设
        9. 6.13.3.9  通用 ADC (GPADC)
        10. 6.13.3.10 增强型脉宽调制器 (ePWM)
        11. 6.13.3.11 增强型捕获 (eCAP)
        12. 6.13.3.12 MCASP
          1.        MCASP 时序条件
          2.        MCASP 时序要求
          3.        140
          4.        MCASP 开关特性
          5.        142
        13. 6.13.3.13 通用输入/输出
          1. 6.13.3.13.1 输出时序的开关特性与负载电容 (CL) 间的关系 #GUID-1BEBEADE-CEC6-42DA-A124-5081550EEDD7/T4362547-45 #GUID-1BEBEADE-CEC6-42DA-A124-5081550EEDD7/T4362547-50
      4. 6.13.4 仿真和调试
        1. 6.13.4.1 仿真和调试说明
        2. 6.13.4.2 JTAG 接口
          1. 6.13.4.2.1 IEEE 1149.1 JTAG 的时序要求
          2. 6.13.4.2.2 IEEE 1149.1 JTAG 的开关特性
        3. 6.13.4.3 ETM 跟踪接口
          1. 6.13.4.3.1 ETM 跟踪时序要求
          2. 6.13.4.3.2 ETM 跟踪开关特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 主子系统
    3. 7.3 DSP 子系统
    4. 7.4 雷达控制子系统
    5. 7.5 其他子系统
      1. 7.5.1 CSI2 接口上的雷达 A2D 数据格式
      2. 7.5.2 用于用户应用的 ADC 通道（服务）
    6. 7.6 引导模式
  9. 8 应用、实施和布局
    1. 8.1 典型应用
      1. 8.1.1 原理图
      2. 8.1.2 布局
        1. 8.1.2.1 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZCE|285
散热焊盘机械数据 (封装 | 引脚)
订购信息
6.13.3.2.2 SPI 控制器模式时序与开关参数（时钟相位 = 0、SPICLK = 输出、
SPISIMO = 输出且 SPISOMI = 输入）

以下表格和图展示了 SPI — 控制器模式的时序要求与开关特性。

表 6-14 SPI 控制器模式开关特性（时钟相位 = 0、SPICLK = 输出、
SPISIMO = 输出且 SPISOMI = 输入）(1)(3) 请参阅图 6-5 和图 6-6
编号参数最小值典型值最大值单位
1tc(SPC)M周期时间，SPICLK(2)40256tc(VCLK)ns
2tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
3tw(SPCL)M脉冲持续时间，SPICLK 低电平的时间（时钟极性 = 0）0.5tc(SPC)M – 40.5tc(SPC)M + 4ns
tw(SPCH)M脉冲持续时间，SPICLK 高电平的时间（时钟极性 = 1）0.5tc(SPC)M – 40.5tc(SPC)M + 4
4td(SPCH-SIMO)M在 SPICLK 低电平之前 SPISIMO 有效的延迟时间（时钟极性 = 0）0.5tc(SPC)M – 13ns
td(SPCL-SIMO)M在 SPICLK 高电平之前 SPISIMO 有效的延迟时间（时钟极性 = 1）0.5tc(SPC)M – 13
5tv(SPCL-SIMO)M 在 SPICLK 低电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 0）0.5tc(SPC)M – 10.5ns
tv(SPCH-SIMO)M在 SPICLK 高电平之后 SPISIMO 数据有效的有效时间（时钟极性 = 1）0.5tc(SPC)M – 10.5
6tC2TDELAYCS 有效直至 SPICLK 高电平的建立时间
（时钟极性 = 0）(5)		CSHOLD = 0(C2TDELAY+2)*tc(VCLK) – 7.5(C2TDELAY+2) * tc(VCLK) + 7ns
CSHOLD = 1(C2TDELAY +3) * tc(VCLK) – 7.5(C2TDELAY+3) * tc(VCLK) + 7
CS 有效直至 SPICLK 低电平的建立时间
（时钟极性 = 1）(5)		CSHOLD = 0(C2TDELAY+2)*tc(VCLK) – 7.5(C2TDELAY+2) * tc(VCLK) + 7
CSHOLD = 1(C2TDELAY +3) * tc(VCLK) – 7.5(C2TDELAY+3) * tc(VCLK) + 7
7tT2CDELAYSPICLK 低电平直至 CS 无效的保持时间（时钟极性 = 0）(5)0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 70.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5ns
SPICLK 高电平直至 CS 无效的保持时间（时钟极性 = 1）(5)0.5*tc(SPC)M + (T2CDELAY + 1) *tc(VCLK) – 70.5*tc(SPC)M + (T2CDELAY + 1) * tc(VCLK) + 7.5
表 6-15 SPI 控制器模式时序要求（时钟相位 = 0、SPICLK = 输出、
SPISIMO = 输出且 SPISOMI = 输入）(1)(3) 请参阅图 6-5
编号 参数 最小值 典型值 最大值 单位
8 tsu(SOMI-SPCL)M 在 SPICLK 低电平之前 SPISOMI 的建立时间
（时钟极性 = 0）(4)		 5 ns
tsu(SOMI-SPCH)M 在 SPICLK 高电平之前 SPISOMI 的建立时间
（时钟极性 = 1）(4)		 5
9 th(SPCL-SOMI)M 在 SPICLK 低电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 0）(4)		 3 ns
th(SPCH-SOMI)M 在 SPICLK 高电平之后 SPISOMI 数据有效的保持时间
（时钟极性 = 1）(4)		 3
(1) 设置 nRESET 位 (SPIGCRx.0) 并清除 PHASE 位 (SPIFMTx.16)（其中 x= 0 或 1）。
(2) tc(MSS_VCLK) = 主子系统时钟时间 = 1/f(MSS_VCLK)。有关更多详细信息，请参阅技术参考手册。
(3) 当 SPI 处于控制器模式时，必须满足以下条件：对于从 1 到 255 的 PS 值：tc(SPC)M ≥ (PS +1)tc(MSS_VCLK) ≥ 25ns，其中 PS 是在 SPIFMTx.[15:8] 寄存器位中设置的预分频值。对于 PS 值为 0 的情况：tc(SPC)M = 2tc(MSS_VCLK) ≥ 25ns。
(4) 基准 SPICLK 信号的有效边沿由时钟极性位 (SPIFMTx.17) 控制。
(5) C2TDELAY 和 T2CDELAY 在 SPIDELAY 寄存器中进行编程。
AM2732 AM2732-Q1 SPI 控制器模式外部时序（时钟相位 = 0）图 6-5 SPI 控制器模式外部时序（时钟相位 = 0）
AM2732 AM2732-Q1 SPI 控制器模式片选时序（时钟相位 = 0）图 6-6 SPI 控制器模式片选时序（时钟相位 = 0）