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ZHCSXC4C September 2024 – July 2025 AM2612 , AM2612-Q1

PRODUCTION DATA

1
1 特性
2 应用
3 说明
1. 3.1 功能方框图
4 封装比较
1. 4.1 器件标识
2. 4.2 相关产品
5 端子配置和功能
1. 5.1 引脚图
2. 5.2 引脚属性
  1. 16
  2. 17
3. 5.3 信号说明
  1. 19
  2. 5.3.1 ADC
    1. 21
    2. 22
    3. 23
    4. 5.3.1.1 ADC-CMPSS 信号连接
  3. 5.3.2 ADC_CAL
    1. 26
  4. 5.3.3 ADC VREF
    1. 28
  5. 5.3.4 CPSW
    1. 30
    2. 31
    3. 32
    4. 33
    5. 34
    6. 35
    7. 36
  6. 5.3.5 CPTS
    1. 38
  7. 5.3.6 DAC
    1. 40
  8. 5.3.7 EPWM
    1. 42
    2. 43
    3. 44
    4. 45
    5. 46
    6. 47
    7. 48
    8. 49
    9. 50
    10. 51
  9. 5.3.8 EQEP
    1. 53
    2. 54
  10. 5.3.9 FSI
    1. 56
    2. 57
  11. 5.3.10 GPIO
    1. 59
  12. 5.3.11 GPMC0
    1. 61
  13. 5.3.12 I2C
    1. 63
    2. 64
    3. 65
  14. 5.3.13 LIN
    1. 67
    2. 68
    3. 69
  15. 5.3.14 MCAN
    1. 71
    2. 72
  16. 5.3.15 MMC
    1. 74
  17. 5.3.16 OSPI
    1. 76
    2. 77
  18. 5.3.17 电源
    1. 79
  19. 5.3.18 PRU-ICSS
    1. 81
    2. 82
    3. 83
    4. 84
    5. 85
  20. 5.3.19 SDFM
    1. 87
    2. 88
  21. 5.3.20 SPI
    1. 90
    2. 91
    3. 92
    4. 93
  22. 5.3.21 系统和其他
    1. 5.3.21.1 启动模式配置
      1. 96
    2. 5.3.21.2 时钟
      1. 98
      2. 99
      3. 100
    3. 5.3.21.3 仿真和调试
      1. 102
      2. 103
    4. 5.3.21.4 系统
      1. 105
    5. 5.3.21.5 VMON
      1. 107
    6. 5.3.21.6 保留
      1. 109
    7. 110
      1. 111
  23. 5.3.22 UART
    1. 113
    2. 114
    3. 115
    4. 116
    5. 117
    6. 118
  24. 5.3.23 USB0
    1. 120
  25. 5.3.24 XBAR
    1. 122
    2. 123
4. 5.4 引脚连接要求
  1. 引脚连接要求
6 规格
7 详细说明
1. 7.1 概述
2. 7.2 处理器子系统
  1. 7.2.1 Arm Cortex-R5F 子系统
8 应用、实施和布局
1. 8.1 器件连接和布局基本准则
2. 8.2 OSPI 复位
9 器件和文档支持
10修订历史记录
11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)

ZFG|304

散热焊盘机械数据 (封装 | 引脚)

订购信息

zhcsxc4c_oa

6.11.5.7.2 GPMC/NOR 闪存时序要求 – 同步模式 100MHz

⁽¹⁾⁽²⁾

编号	参数	说明	模式	最小值	单位
F12	t_su(dV-clkH)	建立时间，在 GPMC0_CLK 高电平之前 GPMC0_AD[31:0] 有效	div_by_1_mode⁽⁴⁾	1.81	ns
F12	t_su(dV-clkH)	建立时间，在 GPMC0_CLK 高电平之前 GPMC0_AD[31:0] 有效	not_div_by_1_mode⁽⁵⁾	1.06	ns
F13	t_h(clkH-dV)	保持时间，在 GPMC0_CLK 高电平之后 GPMC0_AD[31:0] 有效	div_by_1_mode⁽⁴⁾	2.29	ns
F13	t_h(clkH-dV)	保持时间，在 GPMC0_CLK 高电平之后 GPMC0_AD[31:0] 有效	not_div_by_1_mode⁽⁵⁾	2.29	ns
F21	t_{su(waitV-clkH)}	建立时间，在 GPMC0_CLK 高电平之前 GPMC0_WAIT[x] ⁽³⁾ 有效	div_by_1_mode⁽⁴⁾	1.81	ns
F21	t_{su(waitV-clkH)}	建立时间，在 GPMC0_CLK 高电平之前 GPMC0_WAIT[x] ⁽³⁾ 有效	not_div_by_1_mode⁽⁵⁾	1.06	ns
F22	t_{h(clkH-waitV)}	保持时间，在 GPMC0_CLK 高电平之后 GPMC0_WAIT[x] ⁽³⁾ 有效	div_by_1_mode⁽⁴⁾	2.29	ns
F22	t_{h(clkH-waitV)}	保持时间，在 GPMC0_CLK 高电平之后 GPMC0_WAIT[x] ⁽³⁾ 有效	not_div_by_1_mode⁽⁵⁾	2.29	ns

(1) 已选定 100MHz GPMC_FCLK - CTRLMMR_GPMC_CLKSEL[0] CLK_SEL = 1 = MAIN_PLL2_HSDIV7_CLKOUT (100/60 MHz)。

(2) 假设 GPMC 引脚与器件之间的布线长度小于 4 英寸，并且 100MHz 同步模式下的长度在 200ps 内匹配。

(3) 在 GPMC_WAIT[x] 中，x 等于 0 或 1。

(4) 在 div_by_1_mode 下，GPMC0_CLK 指 GPMC0_CLKOUT 或 GPMC0_FCLK_MUX （自由运行）。这两个信号都被引脚多路复用到同一个引脚。
GPMC_CONFIG1_i 寄存器：GPMCFCLKDIVIDER = 0h：
– GPMC0_CLK 频率 = GPMC_FCLK 频率

(5) 在 not_div_by_1_mode 下，GPMC_CLK 仅指 GPMC0_CLKOUT。如果 GPMCFCLKDIVIDER > 0，则不能对 GPMC0_FCLK_MUX 进行时钟分频以匹配 GPMC0_CLKOUT 频率。
GPMC_CONFIG1_i 寄存器：GPMCFCLKDIVIDER = 1h 至 3h：
– GPMC_CLK 频率 = GPMC_FCLK 频率/（2 至 4）