ZHCSXC4C September   2024  – July 2025 AM2612 , AM2612-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 封装比较
    1. 4.1 器件标识
    2. 4.2 相关产品
  6. 5 端子配置和功能
    1. 5.1 引脚图
      1. 5.1.1 AM261x ZCZ 引脚图
      2. 5.1.2 AM261x ZFG 引脚图
      3. 5.1.3 AM261x ZEJ 引脚图
      4. 5.1.4 AM261x ZNC 引脚图
    2. 5.2 引脚属性
      1.      16
      2.      17
    3. 5.3 信号说明
      1.      19
      2. 5.3.1  ADC
        1.       21
        2.       22
        3.       23
        4. 5.3.1.1 ADC-CMPSS 信号连接
      3. 5.3.2  ADC_CAL
        1.       26
      4. 5.3.3  ADC VREF
        1.       28
      5. 5.3.4  CPSW
        1.       30
        2.       31
        3.       32
        4.       33
        5.       34
        6.       35
        7.       36
      6. 5.3.5  CPTS
        1.       38
      7. 5.3.6  DAC
        1.       40
      8. 5.3.7  EPWM
        1.       42
        2.       43
        3.       44
        4.       45
        5.       46
        6.       47
        7.       48
        8.       49
        9.       50
        10.       51
      9. 5.3.8  EQEP
        1.       53
        2.       54
      10. 5.3.9  FSI
        1.       56
        2.       57
      11. 5.3.10 GPIO
        1.       59
      12. 5.3.11 GPMC0
        1.       61
      13. 5.3.12 I2C
        1.       63
        2.       64
        3.       65
      14. 5.3.13 LIN
        1.       67
        2.       68
        3.       69
      15. 5.3.14 MCAN
        1.       71
        2.       72
      16. 5.3.15 MMC
        1.       74
      17. 5.3.16 OSPI
        1.       76
        2.       77
      18. 5.3.17 电源
        1.       79
      19. 5.3.18 PRU-ICSS
        1.       81
        2.       82
        3.       83
        4.       84
        5.       85
      20. 5.3.19 SDFM
        1.       87
        2.       88
      21. 5.3.20 SPI
        1.       90
        2.       91
        3.       92
        4.       93
      22. 5.3.21 系统和其他
        1. 5.3.21.1 启动模式配置
          1.        96
        2. 5.3.21.2 时钟
          1.        98
          2.        99
          3.        100
        3. 5.3.21.3 仿真和调试
          1.        102
          2.        103
        4. 5.3.21.4 系统
          1.        105
        5. 5.3.21.5 VMON
          1.        107
        6. 5.3.21.6 保留
          1.        109
        7.       110
          1.        111
      23. 5.3.22 UART
        1.       113
        2.       114
        3.       115
        4.       116
        5.       117
        6.       118
      24. 5.3.23 USB0
        1.       120
      25. 5.3.24 XBAR
        1.       122
        2.       123
    4. 5.4 引脚连接要求
      1.      引脚连接要求
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  静电放电 (ESD) 扩展汽车等级
    3. 6.3  静电放电 (ESD) 工业等级
    4. 6.4  上电小时数 (POH) 摘要
      1. 6.4.1 汽车温度曲线
    5. 6.5  建议运行条件
    6. 6.6  运行性能点
    7. 6.7  功耗摘要
      1. 6.7.1 功耗 - 400MHz 时 R5F 的最大值
      2. 6.7.2 功耗 - 500MHz 时 R5F 的最大值
    8. 6.8  电气特性
      1. 6.8.1 数字和模拟 IO 电气特性
      2. 6.8.2 模数转换器特性
        1. 6.8.2.1 模数转换器 (ADC)
        2. 6.8.2.2 ADC 输入模型
      3. 6.8.3 比较器子系统 A (CMPSSA)
      4. 6.8.4 数模转换器 (DAC)
      5. 6.8.5 电源管理单元 (PMU)
      6. 6.8.6 安全比较器
    9. 6.9  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 6.9.1 VPP 规格
      2. 6.9.2 硬件要求
      3. 6.9.3 编程序列
      4. 6.9.4 对硬件保修的影响
    10. 6.10 热阻特性
      1. 6.10.1 ZCZ 封装热特性
      2. 6.10.2 ZFG 封装热特性
      3. 6.10.3 ZEJ 封装热特性
      4. 6.10.4 ZNC 封装热特性
    11. 6.11 时序和开关特性
      1. 6.11.1 时序参数和信息
      2. 6.11.2 电源时序
        1. 6.11.2.1 加电和复位时序
          1. 6.11.2.1.1 电源复位时序说明
        2. 6.11.2.2 下电时序
      3. 6.11.3 系统时序
        1. 6.11.3.1 系统时序条件
        2. 6.11.3.2 复位时序
          1. 6.11.3.2.1 PORz 时序要求
          2.        166
          3. 6.11.3.2.2 WARMRSTn 开关特性
          4.        168
          5. 6.11.3.2.3 WARMRSTn 时序要求
          6.        170
        3. 6.11.3.3 安全信号时序
          1. 6.11.3.3.1 SAFETY_ERRORn 开关特性
          2.        173
      4. 6.11.4 时钟规格
        1. 6.11.4.1 输入时钟/振荡器
          1. 6.11.4.1.1 晶体振荡器 (XTAL) 参数
          2. 6.11.4.1.2 外部时钟特性
        2. 6.11.4.2 时钟时序
          1. 6.11.4.2.1 时钟时序要求
          2.        180
          3. 6.11.4.2.2 时钟开关特性
          4.        182
      5. 6.11.5 外设
        1. 6.11.5.1  3 端口千兆位以太网 MAC (CPSW)
          1. 6.11.5.1.1 CPSW MDIO 时序
            1. 6.11.5.1.1.1 CPSW MDIO 时序条件
            2. 6.11.5.1.1.2 CPSW MDIO 时序要求
            3. 6.11.5.1.1.3 CPSW MDIO 开关特性
            4.         189
          2. 6.11.5.1.2 CPSW RGMII 时序
            1. 6.11.5.1.2.1 CPSW RGMII 时序条件
            2. 6.11.5.1.2.2 CPSW RGMII[x]_RCLK 时序要求 – RGMII 模式
            3. 6.11.5.1.2.3 CPSW RGMII[x]_RD[3:0] 和 RGMII[x]_RCTL 时序要求
            4.         194
            5. 6.11.5.1.2.4 CPSW RGMII[x]_TCLK 开关特性 – RGMII 模式
            6. 6.11.5.1.2.5 CPSW RGMII[x]_TD[3:0] 和 RGMII[x]_TCTL 开关特性 – RGMII 模式
            7.         197
          3. 6.11.5.1.3 CPSW RMII 时序
            1. 6.11.5.1.3.1 CPSW RMII 时序条件
            2. 6.11.5.1.3.2 CPSW RMII[x]_REFCLK 时序要求 – RMII 模式
            3.         201
            4. 6.11.5.1.3.3 CPSW RMII[x]_RXD[1:0]、RMII[x]_CRS_DV 和 RMII[x]_RXER 时序要求 – RMII 模式
            5.         203
            6. 6.11.5.1.3.4 CPSW RMII[x]_TXD[1:0] 和 RMII[x]_TXEN 开关特性 – RMII 模式
            7.         205
        2. 6.11.5.2  增强型捕获 (eCAP)
          1. 6.11.5.2.1 ECAP 时序条件
          2. 6.11.5.2.2 ECAP 时序要求
          3.        209
          4. 6.11.5.2.3 ECAP 开关特性
          5.        211
        3. 6.11.5.3  增强型脉宽调制 (ePWM)
          1. 6.11.5.3.1 EPWM 时序条件
          2. 6.11.5.3.2 EPWM 时序要求
          3.        215
          4. 6.11.5.3.3 EPWM 开关特性
          5.        217
          6.        EPWM 特性
        4. 6.11.5.4  增强型正交编码器脉冲 (eQEP)
          1. 6.11.5.4.1 EQEP 时序条件
          2. 6.11.5.4.2 EQEP 时序要求
          3.        222
          4. 6.11.5.4.3 EQEP 开关特性
        5. 6.11.5.5  快速串行接口 (FSI)
          1. 6.11.5.5.1 FSI 时序条件
          2. 6.11.5.5.2 FSIRX 时序要求
          3.        227
          4. 6.11.5.5.3 FSIRX 开关特性
          5. 6.11.5.5.4 FSITX 开关特性
          6.        230
          7. 6.11.5.5.5 FSITX SPI 信令模式开关特性
          8.        232
        6. 6.11.5.6  通用输入/输出 (GPIO)
          1. 6.11.5.6.1 GPIO 时序条件
          2. 6.11.5.6.2 GPIO 时序要求
          3. 6.11.5.6.3 GPIO 开关特性
        7. 6.11.5.7  通用存储器控制器 (GPMC)
          1. 6.11.5.7.1 GPMC 时序条件
          2. 6.11.5.7.2 GPMC/NOR 闪存时序要求 – 同步模式 100MHz
          3. 6.11.5.7.3 GPMC/NOR 闪存开关特征 – 同步模式 100MHz
          4.        241
          5. 6.11.5.7.4 GPMC/NOR 闪存时序要求 – 异步模式 100MHz
          6. 6.11.5.7.5 GPMC/NOR 闪存开关特征 – 异步模式 100MHz
          7.        244
          8. 6.11.5.7.6 GPMC/NAND 闪存时序要求 – 异步模式 100MHz
          9. 6.11.5.7.7 GPMC/NAND 闪存开关特征 – 异步模式 100MHz
          10.        247
        8. 6.11.5.8  内部集成电路 (I2C)
          1. 6.11.5.8.1 I2C
        9. 6.11.5.9  本地互连网络 (LIN)
          1. 6.11.5.9.1 LIN 时序条件
          2. 6.11.5.9.2 LIN 时序要求
          3. 6.11.5.9.3 LIN 开关特性
        10. 6.11.5.10 模块化控制器局域网 (MCAN)
          1. 6.11.5.10.1 MCAN 时序条件
          2. 6.11.5.10.2 MCAN 开关特性
        11. 6.11.5.11 串行外设接口 (SPI)
          1. 6.11.5.11.1 SPI 时序条件
          2. 6.11.5.11.2 SPI 控制器模式时序要求
          3.        260
          4. 6.11.5.11.3 SPI 控制器模式开关特性（时钟相位 = 0）
          5.        262
          6. 6.11.5.11.4 SPI 外设模式时序要求
          7.        264
          8. 6.11.5.11.5 SPI 外设模式开关特性
          9.        266
        12. 6.11.5.12 多媒体卡/安全数字 (MMCSD)
          1. 6.11.5.12.1 MMC 时序条件
          2. 6.11.5.12.2 MMC 时序要求 - SD 卡默认速度模式
          3.        270
          4. 6.11.5.12.3 MMC 开关特性 - SD 卡默认速度模式
          5.        272
          6. 6.11.5.12.4 MMC 时序要求 - SD 卡高速模式
          7.        274
          8. 6.11.5.12.5 MMC 开关特性 - SD 卡高速模式
          9.        276
        13. 6.11.5.13 八进制串行外设接口 (OSPI)
          1. 6.11.5.13.1 OSPI 时序条件
          2. 6.11.5.13.2 OSPI PHY 模式
            1. 6.11.5.13.2.1 具有 PHY 数据训练的 OSPI
              1. 6.11.5.13.2.1.1 用于 PHY 数据训练的 OSPI DLL 延迟映射
              2. 6.11.5.13.2.1.2 OSPI 时序要求 – PHY 数据训练
              3.          283
              4. 6.11.5.13.2.1.3 OSPI 开关特性 - PHY 数据训练
              5.          285
            2. 6.11.5.13.2.2 无数据训练的 OSPI0
              1. 6.11.5.13.2.2.1 OSPI0 PHY SDR 时序
                1. 6.11.5.13.2.2.1.1 PHY SDR 时序模式的 OSPI0 DLL 延迟映射
                2. 6.11.5.13.2.2.1.2 OSPI0 时序要求 - PHY SDR 模式
                3.           290
                4. 6.11.5.13.2.2.1.3 OSPI0 开关特性 – PHY SDR 模式
                5.           292
              2. 6.11.5.13.2.2.2 OSPI0 PHY DDR 时序
                1. 6.11.5.13.2.2.2.1 PHY DDR 时序模式的 OSPI0 DLL 延迟映射
                2. 6.11.5.13.2.2.2.2 OSPI0 时序要求 - PHY DDR 模式
                3.           296
                4. 6.11.5.13.2.2.2.3 OSPI0 开关特性 – PHY DDR 模式
                5.           298
            3. 6.11.5.13.2.3 无数据训练的 OSPI1
              1. 6.11.5.13.2.3.1 OSPI1 PHY SDR 时序
                1. 6.11.5.13.2.3.1.1 PHY SDR 时序模式的 OSPI1 DLL 延迟映射
                2. 6.11.5.13.2.3.1.2 OSPI1 时序要求 - PHY SDR 模式
                3.           303
                4. 6.11.5.13.2.3.1.3 OSPI1 开关特性 – PHY SDR 模式
                5.           305
              2. 6.11.5.13.2.3.2 OSPI1 PHY DDR 时序
                1. 6.11.5.13.2.3.2.1 PHY DDR 时序模式的 OSPI1 DLL 延迟映射
                2. 6.11.5.13.2.3.2.2 OSPI1 时序要求 - PHY DDR 模式
                3.           309
                4. 6.11.5.13.2.3.2.3 OSPI1 开关特性 – PHY DDR 模式
                5.           311
          3. 6.11.5.13.3 OSPI Tap 模式
            1. 6.11.5.13.3.1 OSPI Tap SDR 时序
              1. 6.11.5.13.3.1.1 OSPI 时序要求 – Tap SDR 模式
              2.          315
              3. 6.11.5.13.3.1.2 （OSPI 开关特性 – Tap SDR 模式）
              4.          317
            2. 6.11.5.13.3.2 OSPI0 Tap DDR 时序
              1. 6.11.5.13.3.2.1 OSPI 时序要求 – Tap DDR 模式
              2.          320
              3. 6.11.5.13.3.2.2 （OSPI 开关特性 – Tap DDR 模式）
              4.          322
        14. 6.11.5.14 可编程实时单元和工业用通信子系统 (PRU-ICSS)
          1. 6.11.5.14.1 PRU-ICSS 可编程实时单元 (PRU)
            1. 6.11.5.14.1.1 PRU-ICSS PRU 时序条件
            2. 6.11.5.14.1.2 PRU-ICSS PRU 开关特性 - 直接输出模式
            3.         327
            4. 6.11.5.14.1.3 PRU-ICSS PRU 时序要求 - 并行采集模式
            5.         329
            6. 6.11.5.14.1.4 PRU-ICSS PRU 时序要求 - 移入模式
            7.         331
            8. 6.11.5.14.1.5 PRU-ICSS PRU 开关特性 - 移出模式
            9.         333
          2. 6.11.5.14.2 PRU-ICSS PRU Σ-Δ 和外设接口
            1. 6.11.5.14.2.1 PRU-ICSS PRU Σ-Δ 和外设接口时序条件
            2. 6.11.5.14.2.2 PRU-ICSS PRU 时序要求 - Σ-Δ 模式
            3.         337
            4. 6.11.5.14.2.3 PRU-ICSS PRU 时序要求 - 外设接口模式
            5.         339
            6. 6.11.5.14.2.4 PRU-ICSS PRU 开关特性 - 外设接口模式
            7.         341
          3. 6.11.5.14.3 PRU-ICSS 脉宽调制 (PWM)
            1. 6.11.5.14.3.1 PRU-ICSS PWM 时序条件
            2. 6.11.5.14.3.2 PRU-ICSS PWM 开关特性
            3.         345
          4. 6.11.5.14.4 PRU-ICSS 工业以太网外设 (IEP)
            1. 6.11.5.14.4.1 PRU-ICSS IEP 时序条件
            2. 6.11.5.14.4.2 PRU-ICSS IEP 时序要求- 通过 SYNCx 验证输入
            3.         349
            4. 6.11.5.14.4.3 PRU-ICSS IEP 时序要求 - 数字 IO
            5.         351
            6. 6.11.5.14.4.4 PRU-ICSS IEP 时序要求 - LATCHx_IN
            7.         353
          5. 6.11.5.14.5 PRU-ICSS 通用异步接收器/发送器 (UART)
            1. 6.11.5.14.5.1 PRU-ICSS UART 时序条件
            2. 6.11.5.14.5.2 PRU-ICSS UART 时序要求
            3. 6.11.5.14.5.3 PRU-ICSS UART 开关特性
            4.         358
          6. 6.11.5.14.6 PRU-ICSS 增强型捕获外设 (ECAP)
            1. 6.11.5.14.6.1 PRU-ICSS ECAP 时序条件
            2. 6.11.5.14.6.2 PRU-ICSS ECAP 时序要求
            3.         362
            4. 6.11.5.14.6.3 PRU-ICSS ECAP 开关特性
            5.         364
          7. 6.11.5.14.7 PRU-ICSS MDIO 和 MII
            1. 6.11.5.14.7.1 PRU-ICSS MDIO 时序
              1. 6.11.5.14.7.1.1 PRU-ICSS MDIO 时序条件
              2. 6.11.5.14.7.1.2 PRU-ICSS MDIO 时序要求
              3. 6.11.5.14.7.1.3 PRU-ICSS MDIO 开关特性
              4.          370
            2. 6.11.5.14.7.2 PRU-ICSS MII 时序
              1. 6.11.5.14.7.2.1 PRU-ICSS MII 时序条件
              2. 6.11.5.14.7.2.2 PRU-ICSS MII 时序要求 - MII[x]_RX_CLK
              3.          374
              4. 6.11.5.14.7.2.3 PRU-ICSS MII 时序要求 – MII[x]_RXD[3:0]、MII[x]_RX_DV 和 MII[x]_RX_ER
              5.          376
              6. 6.11.5.14.7.2.4 PRU-ICSS MII 开关特性 - MII[x]_TX_CLK
              7.          378
              8. 6.11.5.14.7.2.5 PRU-ICSS MII 开关特性 - MII[x]_TXD[3:0] 和 MII[x]_TXEN
              9.          380
        15. 6.11.5.15 Σ-Δ 滤波器模块 (SDFM)
          1. 6.11.5.15.1 SDFM 时序条件
          2. 6.11.5.15.2 SDFM 开关特性
        16. 6.11.5.16 通用异步收发器 (UART)
          1. 6.11.5.16.1 UART 时序条件
          2. 6.11.5.16.2 UART 时序要求
          3. 6.11.5.16.3 UART 开关特性
          4.        388
        17. 6.11.5.17 通用串行总线 (USB)
      6. 6.11.6 仿真和调试
        1. 6.11.6.1 JTAG
          1. 6.11.6.1.1 JTAG 时序条件
          2. 6.11.6.1.2 JTAG 时序要求
          3. 6.11.6.1.3 JTAG 开关特性
          4.        395
        2. 6.11.6.2 迹线
          1. 6.11.6.2.1 调试布线时序条件
          2. 6.11.6.2.2 调试布线开关特性
          3.        399
    12. 6.12 去耦电容器要求
      1. 6.12.1 去耦电容器要求
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 处理器子系统
      1. 7.2.1 Arm Cortex-R5F 子系统
  9. 8 应用、实施和布局
    1. 8.1 器件连接和布局基本准则
      1. 8.1.1 外部振荡器
      2. 8.1.2 JTAG、仿真和跟踪
      3. 8.1.3 硬件参考设计和指南
      4. 8.1.4 USB 2.0 运行
    2. 8.2 OSPI 复位
  10. 9 器件和文档支持
    1. 9.1 器件命名规则
      1. 9.1.1 标准封装编号法
      2. 9.1.2 器件命名约定
    2. 9.2 工具与软件
    3. 9.3 文档支持
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • ZFG|304
散热焊盘机械数据 (封装 | 引脚)
订购信息
6.11.5.5.4 FSITX 开关特性
编号 参数 说明 最小值 最大值 单位
FSIT1 tc(TX_CLK) 周期时间，FSITXn_CLK 16.67 ns
FSIT2 tw(TX_CLK) 脉冲宽度，FSITXn_CLK 低电平或 FSITXn_CLK 高电平 0.5P(1) – 1 0.5P(1) + 1 ns
FSIT3 td(TX_CLK-TX_D) 延迟时间，FSITXn_CLK 高电平或 FSITXn_CLK 低电平之后 FSITXn_Dx 有效 0.25P(1) – 2 0.25P(1) + 2 ns
FSIT4 td(TXCLKL) TX_DLYLINE_CTRL[TXCLK_DLY]=31 时的 FSITXn_CLK 延迟补偿 9.95 30 ns
FSIT5 td(TX_D0) TX_DLYLINE_CTRL[TXCLK_DLY]=31 时的 FSITXn_D0 延迟补偿 9.95 30 ns
FSIT6 td(TX_D1) TX_DLYLINE_CTRL[TXCLK_DLY]=31 时的 FSITXn_D1 延迟补偿 9.95 30 ns
FSIT7 td(TX_DELAY_ELEMENT) 每个延迟线路元件的 FSITXn_CLK、FSITXn_D0 和 FSITXn_D1 增量延迟 0.3 1 ns
FSIT_TDM1 tskew(TX_TDM_CLK-TX_TDM_D) FSITXn_TDM_CLK 延迟和 FSITXn_TDM_D[0:1] 延迟之间引入的延迟偏斜 -2.5 2.5 ns
FSIT_TDM2 tskew(TX_TDM_CLK-TX_CLK) 延时时间，FSITXn_TDM_CLK 输入到 FSITXn_CLK 输出的时间 2 12 ns
FSIT_TDM3 tskew(TX_TDM_D0-TX_D0) 延时时间、FSITXn_TDM_D0 输入到 FSITXn_D0 输出的时间 2 12 ns
FSIT_TDM4 tskew(TX_TDM_D1-TX_D1) 延时时间、FSITXn_TDM_D1 输入到 FSITXn_D1 输出的时间 2 12 ns
(1) P = tc(TX_CLK) = FSITX 接口时钟周期，单位为 ns。