ZHCSYS0A August   2025  – October 2025 ADC34RF72

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 输入带宽
        2. 7.3.1.2 后台校准
      2. 7.3.2 采样时钟输入
      3. 7.3.3 SYSREF
        1. 7.3.3.1 SYSREF 监测器
      4. 7.3.4 ADC 断电模式
      5. 7.3.5 数字信号处理器 (DSP) 特性
        1. 7.3.5.1 DSP 输入多路复用器
        2. 7.3.5.2 小数延迟
        3. 7.3.5.3 可实现均衡的可编程 FIR 滤波器
        4. 7.3.5.4 DSP 输出多路复用器
        5. 7.3.5.5 数字下变频器 (DDC)
          1. 7.3.5.5.1 抽取滤波器输入
          2. 7.3.5.5.2 抽取模式
          3. 7.3.5.5.3 抽取滤波器响应
          4. 7.3.5.5.4 数控振荡器 (NCO)
            1. 7.3.5.5.4.1 NCO 更新
            2. 7.3.5.5.4.2 NCO 复位
      6. 7.3.6 数字输出接口
        1. 7.3.6.1 JESD204B/C 接口
          1. 7.3.6.1.1 JESD204B 初始通道对齐 (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C 帧元件
          4. 7.3.6.1.4 旁路模式下的 JESD204B/C 帧组件
          5. 7.3.6.1.5 具有实数抽取功能的 JESD204B/C 帧组件
          6. 7.3.6.1.6 具有复数抽取功能的 JESD204B,C 帧组件
        2. 7.3.6.2 JESD 输出基准时钟
    4. 7.4 器件功能模式
      1. 7.4.1 器件运行模式比较
    5. 7.5 编程
      1. 7.5.1 GPIO 控制
      2. 7.5.2 SPI 寄存器写入
      3. 7.5.3 SPI 寄存器读取
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用：频谱分析仪
      1. 8.2.1 设计要求
        1. 8.2.1.1 输入信号路径：宽带接收器
        2. 8.2.1.2 时钟
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 采样时钟要求
      3. 8.2.3 应用性能曲线图
    3. 8.3 典型应用：时间域数字转换器
      1. 8.3.1 设计要求
        1. 8.3.1.1 输入信号路径：时间域数字转换器
      2. 8.3.2 应用性能曲线图
    4. 8.4 初始化设置
    5. 8.5 电源相关建议
    6. 8.6 布局
      1. 8.6.1 布局指南
      2. 8.6.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
      2. 9.1.2 第三方产品免责声明
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.5.3 可实现均衡的可编程 FIR 滤波器

ADC34RF7x 器件包含一个被称为均衡器 (EQ) 的集成可编程 FIR 滤波器块。如图 7-18 所示，有两个 EQ 块（EQ0 和 EQ1），位于小数延迟滤波器 (FDF0/1) 的输出端。每个 EQ 块都可以直接从 DSP_IN 或前一个 FDF 块提供输入数据流。总共有四个输出数据流 (eq_out[3:0])，其中每个输出流对应一个不同的滤波输入流。

两个均衡器 (EQ0/EQ1) 中的每一个都包括在两个输入流之间共享多达 192 个抽头（16 位）。

ADC34RF72 FIR 均衡器配置图 7-18 FIR 均衡器配置

每个 EQ 支持多种不同的配置，每个 EQFIR 多达 192 个抽头，如图 7-19 所示。

ADC34RF72 EQ0 (x=0) 和 EQ1 (x=1) 的 FIR 均衡器配置图 7-19 EQ0 (x=0) 和 EQ1 (x=1) 的 FIR 均衡器配置

功耗随采样率和使用的抽头数呈线性变化。未使用的抽头可以设置为 0。

可以使用以下参数对数字均衡器进行编程：

表 7-10 EQ{x} 配置编程 (x= 0,1)

系统参数名称

 尺寸 默认值 访问 说明
EQ{x}_IN_SRC_SEL 1 0 R/W

选择 EQ{x} 输入数据源。

0：来自 DSP_IN[2x+1, 2x] 的 EQ{x} 输入。

1：来自 FDF_OUT[2x+1, 2x] 的 EQ{x} 输入。
EQ{x}_MODE_SEL 3 0 R/W

选择 EQ{x} 模式。

0：单通道模式。

1：双通道模式。

2：半复数模式。

3：完全复数模式。

4：仅延迟模式。
EQ{x}_DEL_VAL 8 0 R/W

EQ{x} 延迟值。此设置的效果取决于 EQ{x} 模式。

0...255：当 EQ{x} 处于具有可编程延迟的模式时应用的器件时钟周期数。
EQ{x}_NUM_TAPS 8 0 R/W

EQ{x} 在给定模式下使用的抽头数。在单通道模式下可以是任意值。在双通道模式和半复数模式下必须为偶数。在完全复数模式下必须可被四整除。

1...192：EQ{x} 使用的抽头数。
EQ{x}_TAPS 3072 0 R/W

设置 EQ{x} 块的 192 个抽头。

单通道模式：最多 192 个抽头施加到 eq_input[2x]。

双通道模式：每个 eq_input 多达 96 个抽头。第一批 96 个抽头施加到 eq_input[2x]。第二批 96 个抽头施加到 eq_input[2x+1]。

半复数模式：每个 eq_input 多达 96 个抽头。第一批 96 个抽头施加到 eq_input[2x]。第二批 96 个抽头施加到 eq_input[2x+1]。

完全复数模式：每个 eq_input 多达 96 个抽头。第一批 96 个抽头施加到 eq_input[2x]；这些抽头中的前 48 个抽头施加到 eq_output[2x]。第二批 96 个抽头施加到 eq_input[2x+1]；这些抽头中的前 48 个抽头施加到 eq_output[2x]。