ZHCSYS0A August   2025  – October 2025 ADC34RF72

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 输入带宽
        2. 7.3.1.2 后台校准
      2. 7.3.2 采样时钟输入
      3. 7.3.3 SYSREF
        1. 7.3.3.1 SYSREF 监测器
      4. 7.3.4 ADC 断电模式
      5. 7.3.5 数字信号处理器 (DSP) 特性
        1. 7.3.5.1 DSP 输入多路复用器
        2. 7.3.5.2 小数延迟
        3. 7.3.5.3 可实现均衡的可编程 FIR 滤波器
        4. 7.3.5.4 DSP 输出多路复用器
        5. 7.3.5.5 数字下变频器 (DDC)
          1. 7.3.5.5.1 抽取滤波器输入
          2. 7.3.5.5.2 抽取模式
          3. 7.3.5.5.3 抽取滤波器响应
          4. 7.3.5.5.4 数控振荡器 (NCO)
            1. 7.3.5.5.4.1 NCO 更新
            2. 7.3.5.5.4.2 NCO 复位
      6. 7.3.6 数字输出接口
        1. 7.3.6.1 JESD204B/C 接口
          1. 7.3.6.1.1 JESD204B 初始通道对齐 (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C 帧元件
          4. 7.3.6.1.4 旁路模式下的 JESD204B/C 帧组件
          5. 7.3.6.1.5 具有实数抽取功能的 JESD204B/C 帧组件
          6. 7.3.6.1.6 具有复数抽取功能的 JESD204B,C 帧组件
        2. 7.3.6.2 JESD 输出基准时钟
    4. 7.4 器件功能模式
      1. 7.4.1 器件运行模式比较
    5. 7.5 编程
      1. 7.5.1 GPIO 控制
      2. 7.5.2 SPI 寄存器写入
      3. 7.5.3 SPI 寄存器读取
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用：频谱分析仪
      1. 8.2.1 设计要求
        1. 8.2.1.1 输入信号路径：宽带接收器
        2. 8.2.1.2 时钟
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 采样时钟要求
      3. 8.2.3 应用性能曲线图
    3. 8.3 典型应用：时间域数字转换器
      1. 8.3.1 设计要求
        1. 8.3.1.1 输入信号路径：时间域数字转换器
      2. 8.3.2 应用性能曲线图
    4. 8.4 初始化设置
    5. 8.5 电源相关建议
    6. 8.6 布局
      1. 8.6.1 布局指南
      2. 8.6.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
      2. 9.1.2 第三方产品免责声明
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.3.1 SYSREF 监测器

SYSREF 监控器通过将传入的 SYSREF 信号与具有模拟延迟的采样时钟副本锁存来将传入的 SYSREF 信号与 ADC 采样时钟进行比较。锁存输出通过 SYSREF 处理块在内部进行处理，最终输出提供给用户。锁存的触发器输出用于检查 CLK 和 SYSREF 上升沿之间是否有足够的裕度（设置和保持时间）。如果检测到设置和保持时间违反情况，则可以使用可编程延迟 td 来调整 SYSREF 延迟，以确保 CLK 和 SYSREF 之间有足够的裕度来正确锁存 SYSREF。

ADC34RF72 SYSREF 检测电路图 7-10 SYSREF 检测电路

可以对以下参数进行编程：

表 7-5 SYSREF 配置编程

系统参数

名称		尺寸默认值访问说明
SYSREF_MONITOR_NUM_POLLS81R/W设置更新 SYSREF_MONITOR_OUT 之前要检测的 SYSREF 上升沿数。由于每个触发器输出与其所有先前的输出进行“或”运算，直到看到 SYSREF_MONITOR_NUM_POLLS SYSREF 上升沿，因此较高的 SYSREF_MONITOR_NUM_POLLS 值可用于测量 SYSREF 边沿扩展。
1...255：更新 SYSREF_MONITOR_OUT 之前要看到的 SYSREF 上升沿数。
SYSREF_MONITOR_TD_COARSE40R/W设置 td 块中的粗略延迟次数 (45ps)。
SYSREF_MONITOR_TD_FINE40R/W设置 td 块中的精细延迟。
td_fine = (floor(SYSREF_MONITOR_TD_FINE/2)*15ps) + ((SYSREF_MONITOR_TD_FINE%2)*4ps)
SYSREF_MONITOR_OUT80RSYSREF 监测输出。位 0 对应于第一个 CLK 边沿，位 7 对应于最后一个 CLK 边沿。
SYSREF_MONITOR_OUT 只能处于以下状态之一，并且可以按如下解释：
状态 0：一个或多个零后跟一个或多个一。SYSREF 转换上升出现在 SYSREF 监控窗口中，检测到设置和保持时间违反情况。SYSREF_LAT 应延迟，直到观察到所有零或所有一。
状态 1：全零。CLK 领先 SYSREF_LAT，并且 SYSREF_LAT 在下一个 CLK 上升沿正确锁存。
状态 2：全一。CLK 滞后 SYSREF_LAT，并且 SYSREF_LAT 由当前 CLK 上升沿正确锁存。