ZHCSYS0A August   2025  – October 2025 ADC34RF72

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性 - 功耗
    6. 5.6 电气特性 - 直流规格
    7. 5.7 电气特性 - 交流规格
    8. 5.8 时序要求
    9. 5.9 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 模拟输入
        1. 7.3.1.1 输入带宽
        2. 7.3.1.2 后台校准
      2. 7.3.2 采样时钟输入
      3. 7.3.3 SYSREF
        1. 7.3.3.1 SYSREF 监测器
      4. 7.3.4 ADC 断电模式
      5. 7.3.5 数字信号处理器 (DSP) 特性
        1. 7.3.5.1 DSP 输入多路复用器
        2. 7.3.5.2 小数延迟
        3. 7.3.5.3 可实现均衡的可编程 FIR 滤波器
        4. 7.3.5.4 DSP 输出多路复用器
        5. 7.3.5.5 数字下变频器 (DDC)
          1. 7.3.5.5.1 抽取滤波器输入
          2. 7.3.5.5.2 抽取模式
          3. 7.3.5.5.3 抽取滤波器响应
          4. 7.3.5.5.4 数控振荡器 (NCO)
            1. 7.3.5.5.4.1 NCO 更新
            2. 7.3.5.5.4.2 NCO 复位
      6. 7.3.6 数字输出接口
        1. 7.3.6.1 JESD204B/C 接口
          1. 7.3.6.1.1 JESD204B 初始通道对齐 (ILA)
          2. 7.3.6.1.2 SYNC 信号
          3. 7.3.6.1.3 JESD204B/C 帧元件
          4. 7.3.6.1.4 旁路模式下的 JESD204B/C 帧组件
          5. 7.3.6.1.5 具有实数抽取功能的 JESD204B/C 帧组件
          6. 7.3.6.1.6 具有复数抽取功能的 JESD204B,C 帧组件
        2. 7.3.6.2 JESD 输出基准时钟
    4. 7.4 器件功能模式
      1. 7.4.1 器件运行模式比较
    5. 7.5 编程
      1. 7.5.1 GPIO 控制
      2. 7.5.2 SPI 寄存器写入
      3. 7.5.3 SPI 寄存器读取
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用：频谱分析仪
      1. 8.2.1 设计要求
        1. 8.2.1.1 输入信号路径：宽带接收器
        2. 8.2.1.2 时钟
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 采样时钟要求
      3. 8.2.3 应用性能曲线图
    3. 8.3 典型应用：时间域数字转换器
      1. 8.3.1 设计要求
        1. 8.3.1.1 输入信号路径：时间域数字转换器
      2. 8.3.2 应用性能曲线图
    4. 8.4 初始化设置
    5. 8.5 电源相关建议
    6. 8.6 布局
      1. 8.6.1 布局指南
      2. 8.6.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
      2. 9.1.2 第三方产品免责声明
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

ADC34RF72 289 焊球倒装芯片 BGA（顶视图）图 4-1 289 焊球倒装芯片 BGA
（顶视图）
表 4-1 引脚功能
引脚 类型(1) 说明
名称 编号
AVDD12 B3、B4、B5、B6、B7、B8、B9、
B10、B11、B12、B13、B14、B15、F9、M3、M4、M8、M11、M14、
M15、N3、N4、N8、N11、N14、
N15、P3、P4、P8、P11、P14、
P15、R3、R4、R14、R15		 P 模拟 1.2V 电源。建议使用低噪声 LDO。
AVDDCLK12 T9、T10、U12 P 时钟电源，1.2V。建议使用低噪声 LDO
AVDD18 E9、H5、H13、J13、M6、M13、
N1、N6、N13、N17、P6、P13、
R6、R13、T1、T3、T4、T14、T15、
T17		 P 模拟 1.8V 电源。建议使用低噪声 LDO
AVDDCLK18 T8、T11 P 时钟电源，1.8V。建议使用低噪声 LDO
AVDDGPIO18 L5 P 用于 GPIO 引脚的 1.8V 电源。
CLKN、
CLKP		 U9、
U10		 I 差分时钟输入。内部差分 100Ω 端接和自偏置至 0.7V 的共模电压。应该在外部进行交流耦合。
DVDD09 C8、D8、E8、F8,G8、H8、J8,
K8、K13、L6,L7、L8,
L9、L10、L11、L12、L13		 P 数字电源，0.9V。建议使用直流/直流开关稳压器。
GND A1、A6、A9、A12、A17、B2、B16、
C10、D1、D10、D17、E10、F10、G5、G9、G10、G13、H9、H10、
J6、J7、J9、J10、J11、J12、K6、
K7、K9、K10、K11、K12、M1、
M2、M5、M7、M9、M10、M12、
M16、M17、N2、N5、N9、N10、
N12、N16、P2、P5、P9、P10、
P12、P16、R2、R5、R7、R8、
R9、R10、R11、R12、R16、T2、
T5、T6、T13、T16、U1、U2、
U5、U8、U11、U13、U16、U17		 G 接地，0V
GPIO1、
GPIO2、
GPIO3		 K4、
L14、
J15		 I/O 可以通过 SPI 写入为 GPIO 引脚分配不同的功能。请参阅 GPIO 控制。
GPIO8、
GPIO9、
GPIO10		 L4、
J3、
K3、		 I/O
GPIO12 至 GPIO23 J2、K2、L2、C2、
D2、K16、L16、J17、K17、
L17、C16、D16		 I/O
IN0N、
IN0P		 R17、
P17		 I 差分模拟输入，通道 0。内部可编程 50Ω、100Ω 和 200Ω 端接。
IN1N、
INIP		 U14、
U15		 I 差分模拟输入，通道 1。内部可编程 50Ω、100Ω 和 200Ω 端接。
IN2N、
IN2P		 P1、
R1		 I 差分模拟输入，通道 2。内部可编程 50Ω、100Ω 和 200Ω 端接。
IN3N、
IN3P		 U3、
U4		 I 差分模拟输入，通道 3。内部可编程 50Ω、100Ω 和 200Ω 端接。
JESDCLKN、
JESDCLKP		 C9、
D9		 O 差分 JESD 输出时钟。LVDS 逻辑电平。可配置为串行器/解串器通道速率除以 (8 x k)。默认情况下，该功能会断电，引脚可以保持悬空。该输出时钟直接源自内部串行器/解串器 PLL，不提供确定性延迟。
LVDSDCLK0N、
LVDSDCLK0P		 F17、
E17		 O 差分 LVDS 位时钟输出。
在软件中尚不受支持。保持为“无连接”
LVDSDCLK1N、
LVDSDCLK1P		 F1、
E1		 O
LVDSFCLK0N、
LVDSFCLK0P		 H17、
G17		 O 差分 LVDS 帧时钟输出。
在软件中尚不受支持。保持为“无连接”
LVDSFCLK1N、
LVDSFCLK1P		 H1、
G1		 O
LVDSD0N、
LVDSD0P		 G11、
H11		 O LVDS 输出接口
在软件中尚不受支持。保持为“无连接”
LVDSD1N、
LVDSD1P		 E11、
F11		 O
LVDSD2N、
LVDSD2P		 C11、
D11		 O
LVDSD3N、
LVDSD3P		 G12、
H12		 O
LVDSD4N、
LVDSD4P		 E12、
F12		 O
LVDSD5N、
LVDSD5P		 C12、
D12		 O
LVDSD6N、
LVDSD6P		 E13、
F13		 O
LVDSD7N、
LVDSD7P		 C13、
D13		 O
LVDSD8N、
LVDSD8P		 G14、
H14		 O
LVDSD9N、
LVDSD9P		 E14、
F14		 O
LVDSD10N、
LVDSD10P		 C14、
D14		 O
LVDSD11N、
LVDSD11P		 G15、
H15		 O
LVDSD12N、
LVDSD12P		 E15、
F15		 O
LVDSD13N、
LVDSD13P		 C15、
D15		 O
LVDSD14N、
LVDSD14P		 G16、
H16		 O
LVDSD15N、
LVDSD15P		 E16、
F16		 O
LVDSD16N、
LVDSD16P		 G7、
H7		 O
LVDSD17N、
LVDSD17P		 E7、
F7		 O
LVDSD18N、
LVDSD18P		 C7、
D7		 O
LVDSD19N、
LVDSD19P		 G6、
H6		 O
LVDSD20N、
LVDSD20P		 E6、
F6		 O
LVDSD21N、
LVDSD21P		 C6、
D6		 O
LVDSD22N、
LVDSD22P		 E5、
F5		 O
LVDSD23N、
LVDSD23P		 C5、
D5		 O
LVDSD24N、
LVDSD24P		 G4、
H4		 O
LVDSD25N、
LVDSD25P		 E4、
F4		 O
LVDSD26N、
LVDSD26P		 C4、
D4		 O
LVDSD27N、
LVDSD27P		 G3、
H3		 O
LVDSD28N、
LVDSD28P		 E3、
F3		 O
LVDSD29N、
LVDSD29P		 C3、
D3		 O LVDS 输出接口
在软件中尚不受支持。保持为“无连接”
LVDSD30N、
LVDSD30P		 G2、
H2		 O
LVDSD31N、
LVDSD31P		 E2、
F2		 O
NC J5、J14、K1、K5、K14、L1 - 不连接
RESET J1 I 硬件复位。低电平有效。该引脚具有内部 10kΩ 下拉电阻器至 AVDD18。
SCLK K15 I 串行接口时钟输入。该引脚具有内部 10kΩ 下拉电阻器。
SDIO L15 I/O 串行接口数据输入/输出。该引脚具有内部 10kΩ 下拉电阻器。
SDOUT L3 O 串行接口数据输出。
SEN J16 I 串行接口使能。低电平有效。该引脚具有内部 10kΩ 下拉电阻器至 AVDD18。
STX0N、
STX0P		 C17、
B17		 O 差分高速串行 JESD204B/C 输出数据接口，通道 0
STX1N、
STX1P		 A16、
A15		 O 差分高速串行 JESD204B/C 输出数据接口，通道 1
STX2N、
STX2P		 A14、
A13		 O 差分高速串行 JESD204B/C 输出数据接口，通道 2
STX3N、
STX3P		 A11、
A10		 O 差分高速串行 JESD204B/C 输出数据接口，通道 3
STX4N、
STX4P		 C1、
B1		 O 差分高速串行 JESD204B/C 输出数据接口，通道 4
STX5N、
STX5P		 A2、
A3		 O 差分高速串行 JESD204B/C 输出数据接口，通道 5
STX6N、
STX6P		 A4、
A5		 O 差分高速串行 JESD204B/C 输出数据接口，通道 6
STX7N、
STX7P		 A7、
A8		 O 差分高速串行 JESD204B/C 输出数据接口，通道 7
SYNC J4 I JESD 低电平有效 SYNC 输入。当 SYNC 为低电平且器件已配置时，器件在 JESD 通道上发送 K 字符。
SYSREFN、
SYSREFP		 U6、
U7		 I 差分 SYSREF 输入（100Ω 差分终端，自偏置到 1.2V）。支持交流和直流耦合。
TIMESTAMPN、
TIMESTAMPP		 P7、
N7		 I 在软件中尚不受支持。可连接至 GND。
VCM T7、T12 O 共模电压基准输出。两个引脚在内部短接在一起。
(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源。