ZHCADJ9A December   2023  – January 2024 AMC1303M2520 , AMC1305L25 , AMC1306M25

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
  5. 2数字接口时序规格的设计挑战
  6. 3具有时钟边沿延迟补偿的设计方法
    1. 3.1 具有软件可配置相位延迟的时钟信号补偿
    2. 3.2 具有硬件可配置相位延迟的时钟信号补偿
    3. 3.3 通过时钟返回进行时钟信号补偿
    4. 3.4 通过 MCU 的时钟反相来实现时钟信号补偿
  7. 4测试和验证
    1. 4.1 测试设备和软件
    2. 4.2 具有软件可配置相位延迟的时钟信号补偿测试
      1. 4.2.1 测试设置
      2. 4.2.2 测试测量结果
    3. 4.3 通过 MCU 上的时钟反相进行时钟信号补偿的测试
      1. 4.3.1 测试设置
      2. 4.3.2 测试测量结果
        1. 4.3.2.1 测试结果 – GPIO123 时钟输入无时钟反相
        2. 4.3.2.2 测试结果 – GPIO123 时钟输入的时钟反相
    4. 4.4 通过计算工具进行数字接口时序验证
      1. 4.4.1 不使用补偿方法的数字接口
      2. 4.4.2 常用方法 - 降低时钟频率
      3. 4.4.3 具有软件可配置相位延迟的时钟边沿补偿
  8. 5结语
  9. 6参考资料
  10. 7Revision History

4.4.3 具有软件可配置相位延迟的时钟边沿补偿

采用具有软件可配置相位延迟的时钟边沿补偿的数字接口如图 4-8 显示。时序图显示时钟频率为 20MHz 的时钟信号（表示馈入隔离式 Δ-Σ 调制器的时钟信号）作为第一个信号。时序图中绘制的第二个信号表示在数据表中给出的典型规格下隔离式 Δ-Σ 调制器的数据输出。第三个信号表示 20MHz 时钟信号，相对于第一个信号相移 10ns，该信号馈送到 MCU SDFM 的时钟输入。

GUID-20231128-SS0I-ZPXM-0PXX-TKMVQD9LV2BQ-low.svg图 4-8 基于数据表中的典型规格、在 20MHz 的时钟频率下且使用软件可配置的相位延迟进行时钟边沿补偿的 C2000 与 AMC1305L25 的数字接口时序图

表 4-4 显示了计算出的建立时间和保持时间，包括最小值和最大值。由于相位延迟可在软件中配置，因此可以选择相位延迟的值，以使数据采集时序位于数据信号的中央。这样就可为建立时间和保持时间提供最大的可能裕度，从而使系统中的容差不会影响数据采集。该计算工具提供数字时序接口的裕度，有助于了解系统的可接受容差。对于选定的 10ns 相位延迟，最短建立时间为 15.6ns，在减去 10ns 的 MCU 建立时间要求后，得到 5.6ns 的裕度。相应地计算最短保持时间的裕度，此裕度为 6.7ns。

表 4-4 AMC1305L25 在 20MHz 时钟频率下且具有软件可配置相位延迟时的 TMS320F28379D 数字接口时序
相位延迟建议的相位延迟所选相位延迟
min4.4ns10.0ns
max16.7ns
最短建立时间 @MCU15.6ns
最长建立时间 @MCU33.3ns
最短保持时间 @MCU16.7ns
最长保持时间 @MCU34.4ns