ZHCUD56 July   2025 LMK5B12212 , LMK5C22212A

 

  1.   1
  2.   说明
  3.   特性
  4.   4
  5. 1评估模块概述
    1. 1.1 简介
    2. 1.2 套件内容
    3. 1.3 规格
    4. 1.4 器件信息
    5. 1.5 使用 LMK5B12212EVM 评估 LMK5C22212A
  6. 2硬件
    1. 2.1 建议使用的测试设备
    2. 2.2 LMK5B12212EVM 默认设置
    3. 2.3 EVM 快速入门
  7. 3软件
    1. 3.1 TICS Pro 入门指南
    2. 3.2 对 LMK5B12212 进行编程
    3. 3.3 配置 TICS Pro
      1. 3.3.1  使用开始页面
        1. 3.3.1.1 步骤 1
        2. 3.3.1.2 步骤 2
        3. 3.3.1.3 步骤 3
        4. 3.3.1.4 步骤 4
        5. 3.3.1.5 步骤 5
        6. 3.3.1.6 第 6 步
        7. 3.3.1.7 第 7 步
        8. 3.3.1.8 第 8 步
      2. 3.3.2  使用状态页面
      3. 3.3.3  使用输入页面
        1. 3.3.3.1 级联配置
          1. 3.3.3.1.1 将 VCO 级联至 APLL 基准
      4. 3.3.4  使用 APLLx 页面
        1. 3.3.4.1 APLL DCO
      5. 3.3.5  使用 DPLLx 页面
        1. 3.3.5.1 DPLL DCO
      6. 3.3.6  使用验证页面
      7. 3.3.7  使用 GPIO 页面
        1. 3.3.7.1 SYNC/SYSREF/1-PPS 页面
      8. 3.3.8  使用输出页面
      9. 3.3.9  EEPROM 页面
      10. 3.3.10 设计报告页面
  8. 4EVM 配置
    1. 4.1 评估设置
      1. 4.1.1 电源
      2. 4.1.2 逻辑输入与输出
      3. 4.1.3 在 I2C 和 SPI 之间切换
      4. 4.1.4 生成 SYSREF 请求
      5. 4.1.5 XO 输入
        1. 4.1.5.1 48MHz TCXO（默认）
        2. 4.1.5.2 外部时钟输入
        3. 4.1.5.3 附加 XO 输入选项
        4. 4.1.5.4 APLL 基准选项
      6. 4.1.6 基准时钟输入
      7. 4.1.7 时钟输出
      8. 4.1.8 状态输出和 LED
      9. 4.1.9 进行测量的要求
    2. 4.2 典型相位噪声特性
  9. 5硬件设计文件
    1. 5.1 原理图
      1. 5.1.1  电源原理图
      2. 5.1.2  备选电源原理图
      3. 5.1.3  配电原理图
      4. 5.1.4  LMK5B12212 和输入基准 IN0 至 IN1 原理图
      5. 5.1.5  时钟输出 OUT0 至 OUT3 的原理图
      6. 5.1.6  时钟输出 OUT4 至 OUT7 原理图
      7. 5.1.7  时钟输出 OUT8 至 OUT11 原理图
      8. 5.1.8  XO 原理图
      9. 5.1.9  逻辑 I/O 接口原理图
      10. 5.1.10 USB2ANY 原理图
    2. 5.2 PCB 布局
      1. 5.2.1 布局指南
      2. 5.2.2 布局示例
      3. 5.2.3 热可靠性
    3. 5.3 物料清单 (BOM)
      1. 5.3.1 环路滤波器和对振动不敏感的电容器

3.3.3 使用输入页面

“Input”页面提供器件所有输入、APLL 频率和 DPLL 频率的概览视图。

当运行开始页面第 8 步中的脚本来计算 DPLL 分频器和环路滤波器时，此页面会显示用于设置 DPLL 频率的 DPLL 分频器值。此处显示的 DPLL 频率正是所需的确切频率。

该 DPLL 支持两组 DPLL 分频器，可供选择。此时，该工具仅计算“FB Config 1”的分频器。要使用两个不同的反馈分频器，必须按以下过程操作：

  1. Div #1 的设置可复制到 Div #2，并选择供 DPLL Div Select 控件使用。
  2. 需要 Div #2 设置的基准必须设置为“FB Config 2”。
  3. 可以运行第二次计算（重新运行脚本，即 DPLL 开始页面上的第 8 步），使用“FB Config 1”的新值重新填充 Div #1 设置。
    1. Div #2 设置与第 1 步中最初复制的设置保持相同。

使用两个反馈分频器时，不要求 TDC 速率完全相同，只要求两个 DPLL 反馈配置的 TDC 速率差在 ±5% 以内即可。

LMK5B12212EVM APLL 或 DPLL 频率选择图 3-12 APLL 或 DPLL 频率选择