ZHCUD33 June   2025 LMX1205

 

  1.   1
  2.   说明
  3.   特性
  4.   应用
  5. 1评估模块概述
    1. 1.1 简介
    2. 1.2 套件内容
    3. 1.3 规格
    4. 1.4 器件信息
  6. 2硬件
    1. 2.1 其他图像
    2. 2.2 跳线信息
    3. 2.3 倍频器锁定检测跳线
    4. 2.4 设置
      1. 2.4.1 评估设置要求
      2. 2.4.2 连接图
    5. 2.5 电源要求
    6. 2.6 参考时钟
    7. 2.7 输出接头
    8. 2.8 测试点
  7. 3软件
    1. 3.1 软件说明
    2. 3.2 软件安装
    3. 3.3 USB2ANY 接口
  8. 4实现结果
    1. 4.1 缓冲器模式
    2. 4.2 倍频器和分频器模式
    3. 4.3 逻辑时钟
    4. 4.4 可编程延迟
  9. 5硬件设计文件
    1. 5.1 原理图
    2. 5.2 PCB 布局
    3. 5.3 物料清单 (BOM)
  10. 6其他信息
    1. 6.1 商标

2.7 输出接头

主器件和次级器件只暴露所选的 CLKOUT、SYSREFOUT 和 LOGICLKOUT 通道。

表 2-1 主器件和次级器件的时钟和 SYSREF 信号
流程 输出 注释
主要 CLKOUT0 端接
CLKOUT1 输入至次级 1
CLKOUT2 边缘 SMA
CLKOUT3 输入至次级 2
SYSREFOUT0 端接
SYSREFOUT1 输入至次级 1
SYSREFOUT2 边缘 SMA
SYSREFOUT3 输入至次级 2
LOGICLK 垂直 SMP
LOGISYSREF 端接
次级 1 CLKOUT0 端接
CLKOUT1 垂直 SMA
CLKOUT2 边缘 SMA
CLKOUT3 端接
SYSREFOUT0 端接
SYSREFOUT1 边缘 SMA
SYSREFOUT2 边缘 SMA
SYSREFOUT3 端接
LOGICLK 垂直 SMP
LOGISYSREF 端接
次级 2 CLKOUT0 端接
CLKOUT1 边缘 SMA
CLKOUT2 垂直 SMA
CLKOUT3 端接
SYSREFOUT0 端接
SYSREFOUT1 边缘 SMA
SYSREFOUT2 边缘 SMA
SYSREFOUT3 端接
LOGICLK 垂直 SMP
LOGISYSREF 端接

端接 - 通过 100Ω 电阻在板上进行差分端接，时钟路径不可测量。

所有外露的输出接头均使用宽带电容进行交流耦合，并直接连接至 RF 仪器。连接无需额外的直流隔断器。使用 50Ω 负载端接未使用的 CLKOUT SMA 连接器。若有具有理想频率范围的平衡-非平衡变压器，则使用差分连接。由于 LOGICCLK 输出也是交流耦合的，因此仅评估了 LVDS 输出格式。