ZHCSX23B September   2024  – September 2025 TPLD1201-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 电源电流特性
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 I/O 引脚
        1. 7.3.1.1 输入模式
        2. 7.3.1.2 输出模式
        3. 7.3.1.3 上拉或下拉电阻器：
      2. 7.3.2 连接多路复用器
      3. 7.3.3 可配置使用逻辑块
        1. 7.3.3.1 2 位 LUT 宏单元
        2. 7.3.3.2 3 位 LUT 宏单元
        3. 7.3.3.3 2 位 LUT 或 D 触发器或锁存器宏单元
        4. 7.3.3.4 具有设置或复位宏单元的 3 位 LUT 或 D 触发器或锁存器
        5. 7.3.3.5 3 位 LUT 或管道延迟宏蜂窝
        6. 7.3.3.6 4 位 LUT 或 8 位计数器或延迟宏单元
      4. 7.3.4 8 位计数器和延迟发生器 (CNT/DLY)
        1. 7.3.4.1 延迟模式
        2. 7.3.4.2 边沿检测器模式
        3. 7.3.4.3 复位计数器模式
      5. 7.3.5 可编程抗尖峰脉冲滤波器或边沿检测器宏单元
      6. 7.3.6 可选频率振荡器
        1. 7.3.6.1 振荡器电源模式
      7. 7.3.7 模拟比较器 (ACMP)
      8. 7.3.8 电压基准 (VREF)
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.3.3.3 2 位 LUT 或 D 触发器或锁存器宏单元

该可配置使用逻辑块可以用作 2 位 LUT，或用作 D 触发器/锁存器。

TPLD1201-Q1 2 位 LUT 或 DFF 或锁存器方框图图 7-4 2 位 LUT 或 DFF 或锁存器方框图

当用于实现 LUT 功能时，2 位 LUT 从连接多路复用器接收两个输入信号并产生一个输出，该输出返回至连接多路复用器。这些 LUT 可配置为任何 2 输入用户定义的功能，包括以下标准数字逻辑功能：与、与非、或、或非、异或、异或非、非。

表 7-4 提供了 2 位 LUT 的真值表。

表 7-4 2 位 LUT 真值表
IN1 IN0 OUT
0 0

用户自定义
0 1
1 0
1 1

每个 2 位 LUT 在 OTP 中都有 4 个位来定义其输出功能。

当用于实现时序逻辑元件时，来自连接多路复用器的两个输入信号进入触发器/锁存器的数据 (D) 和时钟 (CLK) 输入，输出返回至连接多路复用器。该宏单元具有初始状态参数以及时钟和输出极性参数。

D 触发器/锁存器的运行将遵循以下功能描述：

  • 时钟极性是可配置的，可以设置为同相（CLKPOL = 0，CLK）或反相（CLKPOL = 1，nCLK）。
    • 具有 CLK 的 DFF：CLK 为上升沿触发，Q = D；否则 Q 不会改变。
    • 具有 nCLK 的 DFF：CLK 为下降沿触发，Q = D；否则 Q 不会改变。
    • 具有 CLK 的锁存器：当 CLK 为低电平时，Q = D；否则 Q 保持其先前的值（当 CLK 为高电平时，输入 D 对输出没有影响）。
    • 具有 nCLK 的锁存器：当 CLK 为高电平时，Q = D；否则 Q 保持其先前的值（当 CLK 为低电平时，输入 D 对输出没有影响）。
  • 输出极性可配置，可设置为同相 (Q) 或反相 (nQ)。

表 7-5 和表 7-6 分别提供了 D 触发器和 D 锁存器的真值表。

表 7-5 D 型触发器真值表

CLKPOL

CLK

D

Q

nQ

0

↓

0

Q0

nQ0

↑

0

0

1

↓

1

Q0

nQ0

↑

1

1

0

1

↓

0

0

1

↑

0

Q0

nQ0

↓

1

1

0

↑

1

Q0

nQ0
表 7-6 D 型锁存器真值表

CLKPOL

CLK

D

Q

nQ

0

0

0

0

1

1

0

Q0

nQ0

0

1

1

0

1

1

Q0

nQ0

1

0

0

Q0

nQ0

1

0

0

1

0

1

Q0

nQ0

1

1

1

0