ZHCSX23B September   2024  – September 2025 TPLD1201-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 电源电流特性
    7. 5.7 开关特性
    8. 5.8 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 I/O 引脚
        1. 7.3.1.1 输入模式
        2. 7.3.1.2 输出模式
        3. 7.3.1.3 上拉或下拉电阻器：
      2. 7.3.2 连接多路复用器
      3. 7.3.3 可配置使用逻辑块
        1. 7.3.3.1 2 位 LUT 宏单元
        2. 7.3.3.2 3 位 LUT 宏单元
        3. 7.3.3.3 2 位 LUT 或 D 触发器或锁存器宏单元
        4. 7.3.3.4 具有设置或复位宏单元的 3 位 LUT 或 D 触发器或锁存器
        5. 7.3.3.5 3 位 LUT 或管道延迟宏蜂窝
        6. 7.3.3.6 4 位 LUT 或 8 位计数器或延迟宏单元
      4. 7.3.4 8 位计数器和延迟发生器 (CNT/DLY)
        1. 7.3.4.1 延迟模式
        2. 7.3.4.2 边沿检测器模式
        3. 7.3.4.3 复位计数器模式
      5. 7.3.5 可编程抗尖峰脉冲滤波器或边沿检测器宏单元
      6. 7.3.6 可选频率振荡器
        1. 7.3.6.1 振荡器电源模式
      7. 7.3.7 模拟比较器 (ACMP)
      8. 7.3.8 电压基准 (VREF)
    4. 7.4 器件功能模式
      1. 7.4.1 上电复位
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
        1. 8.2.1.1 电源注意事项
        2. 8.2.1.2 输入注意事项
        3. 8.2.1.3 输出注意事项
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 接收文档更新通知
    2. 9.2 支持资源
    3. 9.3 商标
    4. 9.4 静电放电警告
    5. 9.5 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

4 引脚配置和功能

TPLD1201-Q1 DGS 封装，10 引脚 VSSOP（俯视图）图 4-1 DGS 封装，10 引脚 VSSOP（俯视图）
表 4-1 引脚功能
引脚说明
名称DGS类型(1)主要功能辅助功能（如果有）
GPI1I通用输入(3)
GPIO12I/O通用 I/OACMP0 IN+
GPIO23I/O通用 I/O外部 VREF IN/ACMP0 或 ACMP1 IN-
GPIO44I/O具有输出使能 (OE) 的通用 I/O(4)ACMP1 IN+
GND5P接地
GPIO56I/O通用 I/O
GPIO67I/O通用 I/O
GPIO78I/O具有输出使能 (OE) 的通用 I/O(4)内部 VREF OUT
GPIO99I/O通用 I/O外部 OSC 输入
VCC10P电源电压
NC——无内部连接(2)
NC——无内部连接(2)
(1) P = 电源，I/O = 输入/输出，I = 输入
(2) 内部未连接的引脚必须接地或保持悬空
(3) 通用输入 (GPI) 引脚将在编程期间保持高电压 (VPP)。如果执行系统内编程，请特别注意连接到该引脚的外设。
(4) 输出使能 (OE) 连接可通过连接多路复用器获得，并可在 InterConnect Studio 中进行配置。