ZHCSOL1 December   2025 ADS125H18

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 参数测量信息
    1. 6.1  失调电压误差测量
    2. 6.2  温漂测量
    3. 6.3  增益误差测量
    4. 6.4  增益漂移测量
    5. 6.5  NMRR 测量
    6. 6.6  CMRR 测量
    7. 6.7  PSRR 测量
    8. 6.8  SNR 测量
    9. 6.9  INL 误差测量
    10. 6.10 THD 测量
    11. 6.11 SFDR 测量
    12. 6.12 噪声性能
    13. 6.13 TUE（总体未调整误差）测量
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  分压器和输入多路复用器
      2. 7.3.2  输入范围
      3. 7.3.3  ADC 基准电压
      4. 7.3.4  电源
        1. 7.3.4.1 AVDD 和 AVSS
        2. 7.3.4.2 IOVDD
        3. 7.3.4.3 CAPA 和 CAPD
        4. 7.3.4.4 上电复位 (POR)
      5. 7.3.5  时钟运行
        1. 7.3.5.1 内部振荡器
        2. 7.3.5.2 外部时钟
      6. 7.3.6  调制器
      7. 7.3.7  数字滤波器
        1. 7.3.7.1 数字滤波器延时
        2. 7.3.7.2 Sinc3 和 Sinc4 滤波器
        3. 7.3.7.3 Sinc4 + Sinc1 级联滤波器
        4. 7.3.7.4 50/60Hz 陷波滤波器
      8. 7.3.8  FIFO 缓冲器
        1. 7.3.8.1 FIFO 缓冲器读取与写入
        2. 7.3.8.2 FIFO 溢出和下溢
        3. 7.3.8.3 FIFO 深度指示器
        4. 7.3.8.4 FIFO 启用和清空
        5. 7.3.8.5 FIFO 阈值
      9. 7.3.9  通道自动序列发生器
        1. 7.3.9.1 自动序列发生器：基本操作
        2. 7.3.9.2 定序器模式
          1. 7.3.9.2.1 单次触发模式
          2. 7.3.9.2.2 单步连续转换模式
          3. 7.3.9.2.3 单次序列模式
          4. 7.3.9.2.4 连续序列模式
        3. 7.3.9.3 配置自动序列发生器
        4. 7.3.9.4 启动和停止序列发生器
        5. 7.3.9.5 自动序列发生器和 DRDY 行为
      10. 7.3.10 偏移和增益校准
      11. 7.3.11 数字 PGA
      12. 7.3.12 通用 IO (GPIO)
        1. 7.3.12.1 DRDY 输出
        2. 7.3.12.2 FAULT 输出
      13. 7.3.13 开路电流源 (OWCS)
      14. 7.3.14 使用 ADC 0 代码输出进行开路检测
      15. 7.3.15 系统监控器
        1. 7.3.15.1 内部短路（失调电压校准）
        2. 7.3.15.2 内部温度传感器
        3. 7.3.15.3 外部基准电压回读
        4. 7.3.15.4 电源回读
        5. 7.3.15.5 电阻分压器电源回读
      16. 7.3.16 监测器标志、指示器和计数器
        1. 7.3.16.1  复位（RESETn 标志）
        2. 7.3.16.2  AVDD 欠压监测器（AVDD_UVn 标志）
        3. 7.3.16.3  基准欠压监测器（REV_UVn 标志）
        4. 7.3.16.4  调制器超范围监测器（MOD_OVR_FAULTn 标志）
        5. 7.3.16.5  寄存器映射 CRC（REG_MAP_CRC_FAULTn 标志）
        6. 7.3.16.6  存储器映射 CRC（MEM_INTERNAL_FAULTn 标志）
        7. 7.3.16.7  FIFO 溢出（FIFO_OFn 标志）和 FIFO 下溢（FIFO_UFn 标志）
        8. 7.3.16.8  FIFO CRC 故障（FIFO_CRC_FAULTn 标志）
        9. 7.3.16.9  GPIO 读回
        10. 7.3.16.10 SPI CRC 故障（SPI_CRC_FAULTn 标志）
        11. 7.3.16.11 寄存器写入故障（REG_WRITE_FAULTn 标志）
        12. 7.3.16.12 DRDY 指示器（DRDY 位）
        13. 7.3.16.13 序列发生器有效指示器（SEQ_ACTIVE 位）
        14. 7.3.16.14 序列步骤指示器 (STEP_INDICATOR[4:0])
        15. 7.3.16.15 ADC 转换计数器 (CONV_COUNT[3:0])
        16. 7.3.16.16 FIFO 深度指示器 (FIFO_DEPTH[8:0])
        17. 7.3.16.17 已完成序列计数器 (SEQ_COUNT[3:0])
      17. 7.3.17 测试 DAC (TDAC)
      18. 7.3.18 并行后置滤波器
        1. 7.3.18.1 配置并行后置滤波器
        2. 7.3.18.2 并行后置滤波器的频率响应
        3. 7.3.18.3 趋稳时间和使用后置滤波器时的 DRDY 行为
        4. 7.3.18.4 建议后置滤波器设置示例
      19. 7.3.19 芯片选择转发
        1. 7.3.19.1 配置 CS 转发功能
        2. 7.3.19.2 CS 转发超时
        3. 7.3.19.3 CS 转发标头、帧和状态图
        4. 7.3.19.4 禁用 CS-FWD 模式
    4. 7.4 器件功能模式
      1. 7.4.1 功率可扩展速度模式
      2. 7.4.2 序列发生器功能模式
      3. 7.4.3 空闲模式和待机模式
      4. 7.4.4 断电模式
      5. 7.4.5 复位
        1. 7.4.5.1 RESET 引脚
        2. 7.4.5.2 通过 SPI 寄存器写入进行复位
        3. 7.4.5.3 通过 SPI 输入模式进行复位
      6. 7.4.6 同步
      7. 7.4.7 转换开始延迟时间
    5. 7.5 编程
      1. 7.5.1  串行接口 (SPI)
      2. 7.5.2  串行接口信号
        1. 7.5.2.1 片选 (CS)
        2. 7.5.2.2 串行时钟 (SCLK)
        3. 7.5.2.3 串行数据输入 (SDI)
        4. 7.5.2.4 串行数据输出/数据就绪 (SDO/DRDY)
        5. 7.5.2.5 数据就绪 (DRDY) 引脚
      3. 7.5.3  串行接口通信结构
        1. 7.5.3.1 SPI 帧
        2. 7.5.3.2 STATUS 接头
        3. 7.5.3.3 SPI CRC
      4. 7.5.4  设备命令
        1. 7.5.4.1 无操作
        2. 7.5.4.2 读取转换数据
        3. 7.5.4.3 读取寄存器命令
        4. 7.5.4.4 写入寄存器命令
        5. 7.5.4.5 读取 FIFO 缓冲器命令
      5. 7.5.5  连续读取模式
        1. 7.5.5.1 在连续读取模式下读取转换数据
        2. 7.5.5.2 在连续读取模式下读取寄存器
        3. 7.5.5.3 在连续读取模式下读取 FIFO 缓冲器
      6. 7.5.6  POR 或复位之后的 SPI 通信
      7. 7.5.7  DRDY 引脚行为
      8. 7.5.8  菊花链运行
      9. 7.5.9  3 线 SPI 模式
        1. 7.5.9.1 3 线 SPI 模式帧重新对齐
      10. 7.5.10 转换数据
      11. 7.5.11 数据就绪
        1. 7.5.11.1 DRDY 引脚和 SDO/DRDY 引脚
        2. 7.5.11.2 DRDY 位
        3. 7.5.11.3 时钟计数
    6. 7.6 寄存器映射
      1. 7.6.1 ADS125H18 状态和通用配置页面
      2. 7.6.2 ADS125H18 步骤配置页面
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 串行接口连接
      2. 8.1.2 与多个器件接口
      3. 8.1.3 未使用的输入和输出
      4. 8.1.4 器件初始化
    2. 8.2 典型应用
      1. 8.2.1 2 端子 V/I PLC 模拟输入模块
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用性能曲线图 - 串扰
      2. 8.2.2 3 端子 V/I PLC 模拟输入模块
      3. 8.2.3 具有固态开关的 2 端子 V/I PLC 模拟输入模块
      4. 8.2.4 双端子、单端 V/I PLC 模拟输入模块
      5. 8.2.5 2 端子、I 输入 PLC 模拟输入模块
    3. 8.3 电源相关建议
      1. 8.3.1 电源
      2. 8.3.2 电源排序
      3. 8.3.3 电源去耦
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.5.7 DRDY 引脚行为

本部分详细介绍各种情况下的 DRDY 引脚行为。在所有情况下，DRDY_CFG[1:0] 位都复位为 00b。每当新转换数据完成时 DRDY 转换为低电平。如果在完成新的转换时 DRDY 为低电平，则 DRDY 在 DRDY 下降沿之前会将 tw(DRH) 驱动为高电平（请参阅图 7-65 和图 7-67）。

如果在读取转换数据 N 的同时完成新的转换 N+1，该器件可避免数据损坏。在转换数据 N 读取完成之前，转换数据 N+1 都被保存在内部缓冲器中。在下一帧中，转换数据 N+1 会被加载到 SDO 输出缓冲器中。在这种情况下，读取转换数据 N 后，DRDY 不会转换为高电平，以指示新的转换数据 N+1 可供读出（请参阅图 7-67）。

DRDY 在转换数据读取期间在第 8 个 SCLK 下降沿转换为高电平 (图 7-64)，前提是 STATUS 标头已禁用。如果 CS 在第 8 个 SCLK 之前驱动为高电平，则 DRDY 保持低电平，表示未读取转换数据（图 7-65 和图 7-66）。

图 7-66 显示了在新转换完成之前，可以多次读取相同的转换数据。转换计数器（STATUS_LSB 寄存器中的 CONV_COUNT[3:0] 位）指示是否会再次读取相同的数据或读取新数据。

图 7-68 说明了当主机在转换 N+2 完成之前未读取数据时，转换数据 N+1 会丢失。在这种情况下，转换计数器有助于检测主机是否错过了读取中间转换结果。

ADS125H18 DRDY 引脚行为：在新的转换完成之前读取转换数据
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-64 DRDY 引脚行为：在新的转换完成之前读取转换数据
ADS125H18 DRDY 引脚行为：在新的转换完成之前未完成转换数据的读取
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-65 DRDY 引脚行为：在新的转换完成之前未完成转换数据的读取
ADS125H18 DRDY 引脚行为：转换数据的未完成读取后跟相同转换数据的完全读取
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-66 DRDY 引脚行为：转换数据的未完成读取后跟相同转换数据的完全读取
ADS125H18 DRDY 引脚行为：在新的转换完成时读取转换数据
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-67 DRDY 引脚行为：在新的转换完成时读取转换数据
ADS125H18 DRDY 引脚行为：错过读取中间转换结果
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-68 DRDY 引脚行为：错过读取中间转换结果

对于以下示例，假设 STOP_BEHAVIOR[1:0] = 00b。设置 STOP 位会在写入 CONVERSION_CTRL 寄存器的 SPI 帧内的最后一个 SCLK 下降沿停止转换。但是，DRDY 引脚不转换为高电平，仍然可以读取旧转换数据，直到新转换可用为止。图 7-69 显示了设置 STOP 位以在读取转换数据时中止正在进行的转换的器件行为。图 7-70 显示了设置 STOP 位和读取转换数据时新转换完成的场景。

ADS125H18 DRDY 引脚行为：在读取转换数据时设置 STOP 位
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-69 DRDY 引脚行为：在读取转换数据时设置 STOP 位
ADS125H18 DRDY 引脚行为：设置 STOP 位并在新转换完成时读取转换数据
A. 如果 SDO_MODE 位 = 0b，则保持 SDO/DRDY 的之前状态，直至第一个 SCLK 上升沿。否则，SDO/DRDY 跟随 DRDY。
图 7-70 DRDY 引脚行为：设置 STOP 位并在新转换完成时读取转换数据