ZHCSOL1 December   2025 ADS125H18

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 开关特性
    8. 5.8 时序图
    9. 5.9 典型特性
  7. 6 参数测量信息
    1. 6.1  失调电压误差测量
    2. 6.2  温漂测量
    3. 6.3  增益误差测量
    4. 6.4  增益漂移测量
    5. 6.5  NMRR 测量
    6. 6.6  CMRR 测量
    7. 6.7  PSRR 测量
    8. 6.8  SNR 测量
    9. 6.9  INL 误差测量
    10. 6.10 THD 测量
    11. 6.11 SFDR 测量
    12. 6.12 噪声性能
    13. 6.13 TUE（总体未调整误差）测量
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1  分压器和输入多路复用器
      2. 7.3.2  输入范围
      3. 7.3.3  ADC 基准电压
      4. 7.3.4  电源
        1. 7.3.4.1 AVDD 和 AVSS
        2. 7.3.4.2 IOVDD
        3. 7.3.4.3 CAPA 和 CAPD
        4. 7.3.4.4 上电复位 (POR)
      5. 7.3.5  时钟运行
        1. 7.3.5.1 内部振荡器
        2. 7.3.5.2 外部时钟
      6. 7.3.6  调制器
      7. 7.3.7  数字滤波器
        1. 7.3.7.1 数字滤波器延时
        2. 7.3.7.2 Sinc3 和 Sinc4 滤波器
        3. 7.3.7.3 Sinc4 + Sinc1 级联滤波器
        4. 7.3.7.4 50/60Hz 陷波滤波器
      8. 7.3.8  FIFO 缓冲器
        1. 7.3.8.1 FIFO 缓冲器读取与写入
        2. 7.3.8.2 FIFO 溢出和下溢
        3. 7.3.8.3 FIFO 深度指示器
        4. 7.3.8.4 FIFO 启用和清空
        5. 7.3.8.5 FIFO 阈值
      9. 7.3.9  通道自动序列发生器
        1. 7.3.9.1 自动序列发生器：基本操作
        2. 7.3.9.2 定序器模式
          1. 7.3.9.2.1 单次触发模式
          2. 7.3.9.2.2 单步连续转换模式
          3. 7.3.9.2.3 单次序列模式
          4. 7.3.9.2.4 连续序列模式
        3. 7.3.9.3 配置自动序列发生器
        4. 7.3.9.4 启动和停止序列发生器
        5. 7.3.9.5 自动序列发生器和 DRDY 行为
      10. 7.3.10 偏移和增益校准
      11. 7.3.11 数字 PGA
      12. 7.3.12 通用 IO (GPIO)
        1. 7.3.12.1 DRDY 输出
        2. 7.3.12.2 FAULT 输出
      13. 7.3.13 开路电流源 (OWCS)
      14. 7.3.14 使用 ADC 0 代码输出进行开路检测
      15. 7.3.15 系统监控器
        1. 7.3.15.1 内部短路（失调电压校准）
        2. 7.3.15.2 内部温度传感器
        3. 7.3.15.3 外部基准电压回读
        4. 7.3.15.4 电源回读
        5. 7.3.15.5 电阻分压器电源回读
      16. 7.3.16 监测器标志、指示器和计数器
        1. 7.3.16.1  复位（RESETn 标志）
        2. 7.3.16.2  AVDD 欠压监测器（AVDD_UVn 标志）
        3. 7.3.16.3  基准欠压监测器（REV_UVn 标志）
        4. 7.3.16.4  调制器超范围监测器（MOD_OVR_FAULTn 标志）
        5. 7.3.16.5  寄存器映射 CRC（REG_MAP_CRC_FAULTn 标志）
        6. 7.3.16.6  存储器映射 CRC（MEM_INTERNAL_FAULTn 标志）
        7. 7.3.16.7  FIFO 溢出（FIFO_OFn 标志）和 FIFO 下溢（FIFO_UFn 标志）
        8. 7.3.16.8  FIFO CRC 故障（FIFO_CRC_FAULTn 标志）
        9. 7.3.16.9  GPIO 读回
        10. 7.3.16.10 SPI CRC 故障（SPI_CRC_FAULTn 标志）
        11. 7.3.16.11 寄存器写入故障（REG_WRITE_FAULTn 标志）
        12. 7.3.16.12 DRDY 指示器（DRDY 位）
        13. 7.3.16.13 序列发生器有效指示器（SEQ_ACTIVE 位）
        14. 7.3.16.14 序列步骤指示器 (STEP_INDICATOR[4:0])
        15. 7.3.16.15 ADC 转换计数器 (CONV_COUNT[3:0])
        16. 7.3.16.16 FIFO 深度指示器 (FIFO_DEPTH[8:0])
        17. 7.3.16.17 已完成序列计数器 (SEQ_COUNT[3:0])
      17. 7.3.17 测试 DAC (TDAC)
      18. 7.3.18 并行后置滤波器
        1. 7.3.18.1 配置并行后置滤波器
        2. 7.3.18.2 并行后置滤波器的频率响应
        3. 7.3.18.3 趋稳时间和使用后置滤波器时的 DRDY 行为
        4. 7.3.18.4 建议后置滤波器设置示例
      19. 7.3.19 芯片选择转发
        1. 7.3.19.1 配置 CS 转发功能
        2. 7.3.19.2 CS 转发超时
        3. 7.3.19.3 CS 转发标头、帧和状态图
        4. 7.3.19.4 禁用 CS-FWD 模式
    4. 7.4 器件功能模式
      1. 7.4.1 功率可扩展速度模式
      2. 7.4.2 序列发生器功能模式
      3. 7.4.3 空闲模式和待机模式
      4. 7.4.4 断电模式
      5. 7.4.5 复位
        1. 7.4.5.1 RESET 引脚
        2. 7.4.5.2 通过 SPI 寄存器写入进行复位
        3. 7.4.5.3 通过 SPI 输入模式进行复位
      6. 7.4.6 同步
      7. 7.4.7 转换开始延迟时间
    5. 7.5 编程
      1. 7.5.1  串行接口 (SPI)
      2. 7.5.2  串行接口信号
        1. 7.5.2.1 片选 (CS)
        2. 7.5.2.2 串行时钟 (SCLK)
        3. 7.5.2.3 串行数据输入 (SDI)
        4. 7.5.2.4 串行数据输出/数据就绪 (SDO/DRDY)
        5. 7.5.2.5 数据就绪 (DRDY) 引脚
      3. 7.5.3  串行接口通信结构
        1. 7.5.3.1 SPI 帧
        2. 7.5.3.2 STATUS 接头
        3. 7.5.3.3 SPI CRC
      4. 7.5.4  设备命令
        1. 7.5.4.1 无操作
        2. 7.5.4.2 读取转换数据
        3. 7.5.4.3 读取寄存器命令
        4. 7.5.4.4 写入寄存器命令
        5. 7.5.4.5 读取 FIFO 缓冲器命令
      5. 7.5.5  连续读取模式
        1. 7.5.5.1 在连续读取模式下读取转换数据
        2. 7.5.5.2 在连续读取模式下读取寄存器
        3. 7.5.5.3 在连续读取模式下读取 FIFO 缓冲器
      6. 7.5.6  POR 或复位之后的 SPI 通信
      7. 7.5.7  DRDY 引脚行为
      8. 7.5.8  菊花链运行
      9. 7.5.9  3 线 SPI 模式
        1. 7.5.9.1 3 线 SPI 模式帧重新对齐
      10. 7.5.10 转换数据
      11. 7.5.11 数据就绪
        1. 7.5.11.1 DRDY 引脚和 SDO/DRDY 引脚
        2. 7.5.11.2 DRDY 位
        3. 7.5.11.3 时钟计数
    6. 7.6 寄存器映射
      1. 7.6.1 ADS125H18 状态和通用配置页面
      2. 7.6.2 ADS125H18 步骤配置页面
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 串行接口连接
      2. 8.1.2 与多个器件接口
      3. 8.1.3 未使用的输入和输出
      4. 8.1.4 器件初始化
    2. 8.2 典型应用
      1. 8.2.1 2 端子 V/I PLC 模拟输入模块
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用性能曲线图 - 串扰
      2. 8.2.2 3 端子 V/I PLC 模拟输入模块
      3. 8.2.3 具有固态开关的 2 端子 V/I PLC 模拟输入模块
      4. 8.2.4 双端子、单端 V/I PLC 模拟输入模块
      5. 8.2.5 2 端子、I 输入 PLC 模拟输入模块
    3. 8.3 电源相关建议
      1. 8.3.1 电源
      2. 8.3.2 电源排序
      3. 8.3.3 电源去耦
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

7.3.7.3 Sinc4 + Sinc1 级联滤波器

对于选定的数据速率，sinc4 滤波器提供了级联 sinc1 滤波器部分的选项。与单级 sinc3 或 sinc4 滤波器相比，级联 sinc1 滤波器可在以相同数据速率运行时缩短延迟时间。但是，因为在数据速率频率下具有较宽的频率抑制范围，sinc3 和 sinc4 滤波器能够更好地抑制接近陷波频率的干扰信号。在级联模式下运行时，sinc4 级的 OSR 固定为 32 (OSR = A)，而 sinc1 级的抽取 (OSR = B) 决定了输出数据速率。级联滤波器的第一级固定为 sinc4，这意味着会忽略由 STEPx_FLTR1_CFG 寄存器中的 STEPx_FLTR_MODE 位设置的 sinc 滤波器配置（其中对于序列步骤，x = 0 至 31）。表 7-11 汇总了级联滤波器特性。

表 7-11 Sinc4 + Sinc1 级联滤波器特性
SPEED

模式

 fCLK
(MHz)		 OSR (A × B)(1) 数据速率
(SPS)		 –3dB 频率 (Hz) 延时时间 (μs)
3 25.6 64 (32 × 2) 200000 88320 13.60
2 12.8 100000 44160 27.10
1 3.2 25000 11040 108.40
0 1.6 12500 5520 216.90
3 25.6 128 (32 × 4) 100000 44160 18.60
2 12.8 50000 22080 37.10
1 3.2 12500 5520 148.40
0 1.6 6250 2760 296.90
3 25.6 256 (32 × 8) 50000 22080 28.60
2 12.8 25000 11040 57.10
1 3.2 6250 2760 228.40
0 1.6 3125 1380 456.90
3 25.6 512 (32 × 16) 25000 11040 48.60
2 12.8 12500 5520 97.10
1 3.2 3125 1380 388.40
0 1.6 1562.5 690 776.90
3 25.6 1024 (32 × 32) 12500 5520 88.60
2 12.8 6250 2760 177.10
1 3.2 1562.5 690 708.40
0 1.6 781.25 345 1416.90
3 25.6 2048 (32 × 64) 6250 2760 168.60
2 12.8 3125 1380 337.10
1 3.2 781.25 345 1348.40
0 1.6 390.63 172.5 2696.90
3 25.6 4000 (32 × 125) 3200 1413.12 321.10
2 12.8 1600 706.56 642.10
1 3.2 400 176.64 2568.40
0 1.6 200 88.32 5136.90
3 25.6 8000 (32 × 250) 1600 706.56 633.60
2 12.8 800 353.28 1267.10
1 3.2 200 88.32 5068.40
0 1.6 100 44.16 10136.90
3 25.6 16000 (32 × 500) 800 353.28 1258.60
2 12.8 400 176.64 2517.10
1 3.2 100 44.16 10068.40
0 1.6 50 22.08 20136.90
3 25.6 26656 (32 × 833) 480.19 212.052 2091.10
2 12.8 240.1 106.028 4182.10
1 3.2 60.02 26.505 16728.40
0 1.6 30.01 13.252 33456.90
3 25.6 32000 (32 × 1000) 400 176.64 2508.60
2 12.8 200 88.32 5017.10
1 3.2 50 22.08 20068.40
0 1.6 25 11.04 40136.90
3 25.6 96000 (32 × 3000) 133.33 58.879 7508.60
2 12.8 66.67 29.441 15017.10
1 3.2 16.67 7.361 60068.40
0 1.6 8.33 3.679 120136.90
3 25.6 160000 (32 × 5000) 80 35.328 12508.60
2 12.8 40 17.664 25017.10
1 3.2 10 4.416 100068.40
0 1.6 5 2.208 200136.90
(1) A = sinc4 第一级 OSR，B = sinc1 第二级的 OSR。

图 7-14 展示了 sinc4 + sinc1 级联滤波器的频率响应，OSR = 26,667 和 32,000，在速度模式 1 下运行时表示 fDATA = 50SPS 和 60SPS。频率响应中的零位在 n × fDATA 时发生，n = 1、2、3 等。在零频率时，滤波器具有零增益。假设没有 ADC 时钟频率误差，正常模式抑制为 34dB（典型值），在零频率处，信号频率可以在预期频率的 ±2% 范围内变化。

ADS125H18 Sinc4 + Sinc1 级联滤波器频率响应图 7-14 Sinc4 + Sinc1 级联滤波器频率响应

表 7-13 基于电源线路与 ADC 时钟频率之间 2%（50Hz 对应 1Hz 偏差）及 6% 的比率容差，总结了 50Hz 和 60Hz 线路周期抑制性能。

表 7-12 级联滤波器的 50Hz 和 60Hz 线路周期抑制
SPEED

模式

(1)		 OSR 滤波器类型 fDATA (SPS) 数字滤波器响应 (dB)
50Hz ± 1Hz 60Hz ± 1Hz
时钟容差：(2)
0% 1% 0% 1%
0 160000

(32 × 5,000)

 Sinc4 5 -34.4 -31.5 -36.0 -32.8
1 160000

(32 × 5,000)

 Sinc4 10 -33.9 -30.5 -35.6 -31.6
1 96000

(32 × 3,000)

 Sinc4 16.6 -33.9 -30.3 -21.0 -20.8
0 32000

(32 × 1,000)

 Sinc4 25 -33.8 -30.2 -17.8 -17.8
1 32000

(32 × 1,000)

 Sinc4 50 -33.8 -30.2 -15.6 -15.3
1 26656

(32 × 833)

 Sinc4 60 -15.0 -14.7 -35.2 -31.2
0 16000

(32 × 500)

 Sinc4 50 -33.8 -30.2 -15.6 -15.3
(1) 使用每个速度模式的标称时钟频率：fCLK = 25.6MHz（速度模式 3）、12.8MHz（速度模式 2）、3.2MHz（速度模式 1）、1.6MHz（速度模式 0）。
(2) 0% 的时钟容差对应于外部时钟，1% 的时钟容差对应于内部时钟。