ZHCSID6B June   2018  – December 2025 LMK05318

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息：4 层 JEDEC，标准 PCB
    5. 5.5 热性能信息：10 层定制 PCB
    6. 5.6 电气特性
    7. 5.7 时序图
  7. 6 参数测量信息
    1. 6.1 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1 符合 ITU-T G.8262 (SyncE) 标准
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL 模式
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO_P/N)
      2. 7.3.2  基准输入（PRIREF_P/N 和 SECREF_P/N）
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 振幅监控器
          3. 7.3.7.2.3 频率监控
          4. 7.3.7.2.4 漏脉冲监控器（后期检测）
          5. 7.3.7.2.5 矮脉冲监控器（早期检测）
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2）
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL1 XO 基准 (R) 分频器
          3. 7.3.8.3.3 APLL2 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 APLL1N 分频器，具有 SDM
          2. 7.3.8.5.2 APLL2N 分频器，具有 SDM
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径（P1、P2）
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 时钟输出 (OUTx_P/N)
        1. 7.3.12.1 交流差分输出 (AC-DIFF)
        2. 7.3.12.2 HCSL 输出
        3. 7.3.12.3 1.8V LVCMOS 输出
        4. 7.3.12.4 LOL 期间输出自动静音
      13. 7.3.13 无毛刺输出时钟启动
      14. 7.3.14 时钟输出连接和端接
      15. 7.3.15 输出同步 (SYNC)
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动
        1. 7.4.1.1 器件上电复位 (POR)
        2. 7.4.1.2 PLL 启动序列
        3. 7.4.1.3 HW_SW_CTRL 引脚功能
        4. 7.4.1.4 使用 EEPROM
      2. 7.4.2 PLL 工作模式
        1. 7.4.2.1 自由运行模式
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 锁定模式
        4. 7.4.2.4 保持模式
      3. 7.4.3 数控振荡器 (DCO) 模式
        1. 7.4.3.1 DCO 频率步长
        2. 7.4.3.2 DCO 直接写入模式
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行通信
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行通信
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射和 EEPROM 映射生成
      5. 7.5.5 通用寄存器编程序列
      6. 7.5.6 EEPROM 编程流
        1. 7.5.6.1 使用方法 1（寄存器提交）执行 EEPROM 编程
          1. 7.5.6.1.1 使用寄存器提交来写入 SRAM
          2. 7.5.6.1.2 对 EEPROM 进行编程
        2. 7.5.6.2 使用方法 2（直接写入）执行 EEPROM 编程
          1. 7.5.6.2.1 使用直接写入来写入 SRAM
          2. 7.5.6.2.2 EEPROM 中的用户可编程字段
      7. 7.5.7 读取 SRAM
      8. 7.5.8 读取 EEPROM
      9. 7.5.9 EEPROM 启动模式默认配置
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 关断 (PDN) 引脚
      3. 8.1.3 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.3.1 混合电源
        2. 8.1.3.2 上电复位 (POR) 电路
        3. 8.1.3.3 从单电源轨上电
        4. 8.1.3.4 从双电源轨上电
        5. 8.1.3.5 非单调或缓慢上电电源斜坡
      4. 8.1.4 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
      2. 8.4.2 器件电流和功耗
        1. 8.4.2.1 电流消耗计算
        2. 8.4.2.2 功耗计算
        3. 8.4.2.3 示例
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
        1. 8.5.3.1 支持高达 105°C 的 PCB 温度
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 TICS Pro
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

4 引脚配置和功能

图 4-1 RGZ 封装48 引脚 VQFN顶视图
表 4-1 引脚功能
引脚类型(1)说明
名称编号
POWER
GNDPADG接地/散热焊盘。
将外露焊盘连接到 PCB 接地端，以实现适当的电气和热性能。建议使用 5×5 过孔布局将 IC 接地焊盘连接到 PCB 接地层。
VDD_IN5P用于主基准 (PRIREF) 和次级基准 (SECREF) 输入的核心电源 (3.3V)。
将电容器尽可能靠近该引脚放置。建议的值为 0.1µF。
VDD_XO33P用于 XO 输入的核心电源 (3.3V)。
将电容器尽可能靠近该引脚放置。建议的值为 0.1µF。
VDD_PLL127P用于 PLL1、PLL2 和数字块的核心电源 (3.3V)。
将电容器尽可能靠近该引脚放置。建议的值为 0.1µF。
VDD_PLL236P
VDD_DIG4P
VDDO_0118P输出时钟（OUT0 至 OUT7）的输出电源（1.8V、2.5V 或 3.3V）。
将电容器尽可能靠近该引脚放置。建议的值为 0.1µF。如果相应的输出时钟未使用，则电源引脚可以保持悬空（无连接）状态。引脚的输出电源电压电平可以在 VDDO_x 引脚之间混合使用或保持相同。请参阅混合电源。
VDDO_2319P
VDDO_437P
VDDO_540P
VDDO_643P
VDDO_746P
核心块
LF129AAPLL1 的外部环路滤波电容器。
在靠近每个引脚的位置放置电容器。建议的值为 0.47µF (APLL LBW = 1.0kHz)。
LF234A APLL2 的外部环路滤波电容器。
在靠近每个引脚的位置放置电容器。建议的值为 0.1µF (APLL LBW = 500kHz)。
CAP_PLL128AAPLL1 的外部 LDO 旁路电容器。将电容器尽可能靠近该引脚放置。建议的值为 10µF。
CAP_PLL235A APLL2 的外部 LDO 旁路电容器。将电容器尽可能靠近该引脚放置。建议的值为 10µF。
CAP_DIG3A 数字内核逻辑的外部 LDO 旁路电容器。将电容器尽可能靠近该引脚放置。建议的值为 10µF。
输入块
PRIREF_P6IDPLL 主基准时钟和辅助基准时钟输入。
每个输入对都可以接受差分或单端时钟作为 DPLL 的基准。每对都有一个带内部端接的可编程输入类型，从而支持交流或直流耦合时钟。可将单端 LVCMOS 时钟应用于 P 输入，同时将 N 输入下拉至接地。未使用的输入对可以保持悬空。
有关可编程输入类型的详细信息，请参阅基准输入（PRIREF_P/N 和 SECREF_P/N）。
PRIREF_N7I
SECREF_P10I
SECREF_N11I
XO_P31IXO/TCXO/OCXO 输入。
此输入对可以接受来自低抖动本地振荡器的差分或单端时钟信号作为 APLL 的基准。此输入有一个带内部端接的可编程输入类型，从而支持交流或直流耦合时钟。可将单端 LVCMOS 时钟（高达 2.5V）应用于 P 输入，同时将 N 输入下拉至接地。在自由运行模式和保持模式下，低频 TCXO 或 OCXO 可用于设置时钟输出频率精度和稳定性。

如果启用 DPLL，XO 频率必须与 VCO1 频率具有非整数关系，以便 APLL1 可以在分数模式下运行（这是 DPLL 正常运行所必需的）。如果禁用 DPLL，XO 频率可以与 VCO1 频率具有整数或非整数关系。
振荡器输入 (XO_P/N) 中详细说明了可编程输入类型和频率选项。
XO_N32I
输出块
OUT0_P14O时钟输出 0 至 3 组。
每个可编程输出驱动器对都可以支持 AC-LVDS、AC-CML、AC-LVPECL 和 HCSL。
如果未使用的差分输出处于活动状态，则必须端接，或如果处于悬空状态，则必须通过寄存器禁用。
为了尽可能减少输出串扰，OUT[0:3] 组是 PLL1 时钟的首选。
OUT0_N15O
OUT1_P17O
OUT1_N16O
OUT2_P20O
OUT2_N21O
OUT3_P23O
OUT3_N22O
OUT4_P39O时钟输出 4 至 7 组。
每个可编程输出驱动器对都可以支持 AC-LVDS、AC-CML、AC-LVPECL、HCSL 或 1.8V LVCMOS 时钟（每对一个或两个）。
如果未使用的差分输出处于活动状态，则必须端接，或如果处于悬空状态，则必须通过寄存器禁用。
为了尽可能减少输出串扰，OUT[4:7] 组是 PLL2 时钟的首选。当不使用 PLL2 时，可为 PLL1 时钟使用 OUT[4:7] 组，而不会出现从 PLL2 交叉耦合的风险。
OUT4_N38O
OUT5_P42O
OUT5_N41O
OUT6_P45O
OUT6_N44O
OUT7_P48O
OUT7_N47O
逻辑控制/状态 (2)(3)
HW_SW_CTRL9I器件启动模式选择（3 电平，1.8V 兼容）。
此输入选择器件启动模式，该模式确定了用于初始化寄存器、串行接口和逻辑引脚功能的存储器页。仅在器件上电复位 (POR) 时对输入电平进行采样。
有关启动模式说明和逻辑引脚功能，请参阅表 7-10。
PDN13I器件断电（低电平有效）。
当 PDN 拉至低电平时，器件处于硬复位状态，并且包括串行接口在内的所有块都断电。当 PDN 拉至高电平时，根据 HW_SW_CTRL 选择的器件模式来启动器件并开始正常运行，同时所有内部电路复位至初始状态。
SDA/SDI25I/OI2C 串行数据 I/O (SDA) 或 SPI 串行数据输入 (SDI)。请参阅表 7-10。
当 HW_SW_CTRL 为 0 或 1 时，串行接口为 I2C。SDA 和 SCL 引脚（开漏）需要外部 I2C 上拉电阻器。默认的 7 位 I2C 地址为 11001xxb，其中 MSB 位 (11001b) 从片上 EEPROM 初始化，LSB 位 (xxb) 由逻辑输入引脚决定。当 HW_SW_CTRL 为 0 时，LSB 由 POR 期间的 GPIO1 输入状态（3 电平）决定。当 HW_SW_CTRL 为 1 时，LSB 固定为 00b。
当 HW_SW_CTRL 为悬空时，串行接口为 SPI（4 线，模式 0），并使用 SDI、SCK、SCS 和 SDO 引脚。
SCL/SCK26II2C 串行时钟输入 (SCL) 或 SPI 串行时钟输入 (SCK)。请参阅表 7-10。
GPIO0/SYNCN12I多功能输入或输出。
请参阅表 7-10。
GPIO1/SCS24I
GPIO2/SDO/
FINC		30I/O
STATUS01I/O状态输出 0 和 1。
每个输出具有可编程的状态信号选择、驱动器类型（3.3V LVCMOS 或开漏）和状态极性。开漏需要外部上拉电阻。如果未使用，将引脚保持悬空。
在 I2C 模式下，STATUS1/FDEC 引脚可用作 DCO 模式控制输入引脚。请参阅表 7-10。
STATUS1/
FDEC		2I/O
REFSEL8I手动 DPLL 基准时钟输入选择。（3 电平，1.8V 兼容）。
REFSEL = 0 (PRIREF)、1 (SECREF) 或悬空或 VIM（自动选择）。此控制引脚必须通过寄存器默认启用或编程启用。如果未使用，将引脚保持悬空。
(1) G = 接地，P = 电源，I = 输入，O = 输出，I/O = 输入或输出，A = 模拟。
(2) 内部电阻：PDN 引脚有上拉到 VDD_IN 的 200kΩ 上拉电阻。HW_SW_CTRL、GPIO、REFSEL 和 STATUS 引脚在 PDN = 0 时均具有到 VIM 的 150kΩ 偏置（约为 0.8V），或在 PDN = 1 时具有 400kΩ 下拉。
(3) 除非另有说明：逻辑输入是兼容 2 电平、1.8V 的输入。逻辑输出为 3.3V LVCMOS 电平。