ZHCSID6B June   2018  – December 2025 LMK05318

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息：4 层 JEDEC，标准 PCB
    5. 5.5 热性能信息：10 层定制 PCB
    6. 5.6 电气特性
    7. 5.7 时序图
  7. 6 参数测量信息
    1. 6.1 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
      1. 7.1.1 符合 ITU-T G.8262 (SyncE) 标准
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL 模式
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO_P/N)
      2. 7.3.2  基准输入（PRIREF_P/N 和 SECREF_P/N）
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 振幅监控器
          3. 7.3.7.2.3 频率监控
          4. 7.3.7.2.4 漏脉冲监控器（后期检测）
          5. 7.3.7.2.5 矮脉冲监控器（早期检测）
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2）
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL1 XO 基准 (R) 分频器
          3. 7.3.8.3.3 APLL2 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 APLL1N 分频器，具有 SDM
          2. 7.3.8.5.2 APLL2N 分频器，具有 SDM
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径（P1、P2）
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 时钟输出 (OUTx_P/N)
        1. 7.3.12.1 交流差分输出 (AC-DIFF)
        2. 7.3.12.2 HCSL 输出
        3. 7.3.12.3 1.8V LVCMOS 输出
        4. 7.3.12.4 LOL 期间输出自动静音
      13. 7.3.13 无毛刺输出时钟启动
      14. 7.3.14 时钟输出连接和端接
      15. 7.3.15 输出同步 (SYNC)
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动
        1. 7.4.1.1 器件上电复位 (POR)
        2. 7.4.1.2 PLL 启动序列
        3. 7.4.1.3 HW_SW_CTRL 引脚功能
        4. 7.4.1.4 使用 EEPROM
      2. 7.4.2 PLL 工作模式
        1. 7.4.2.1 自由运行模式
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 锁定模式
        4. 7.4.2.4 保持模式
      3. 7.4.3 数控振荡器 (DCO) 模式
        1. 7.4.3.1 DCO 频率步长
        2. 7.4.3.2 DCO 直接写入模式
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行通信
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行通信
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射和 EEPROM 映射生成
      5. 7.5.5 通用寄存器编程序列
      6. 7.5.6 EEPROM 编程流
        1. 7.5.6.1 使用方法 1（寄存器提交）执行 EEPROM 编程
          1. 7.5.6.1.1 使用寄存器提交来写入 SRAM
          2. 7.5.6.1.2 对 EEPROM 进行编程
        2. 7.5.6.2 使用方法 2（直接写入）执行 EEPROM 编程
          1. 7.5.6.2.1 使用直接写入来写入 SRAM
          2. 7.5.6.2.2 EEPROM 中的用户可编程字段
      7. 7.5.7 读取 SRAM
      8. 7.5.8 读取 EEPROM
      9. 7.5.9 EEPROM 启动模式默认配置
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 关断 (PDN) 引脚
      3. 8.1.3 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.3.1 混合电源
        2. 8.1.3.2 上电复位 (POR) 电路
        3. 8.1.3.3 从单电源轨上电
        4. 8.1.3.4 从双电源轨上电
        5. 8.1.3.5 非单调或缓慢上电电源斜坡
      4. 8.1.4 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
      2. 8.4.2 器件电流和功耗
        1. 8.4.2.1 电流消耗计算
        2. 8.4.2.2 功耗计算
        3. 8.4.2.3 示例
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
        1. 8.5.3.1 支持高达 105°C 的 PCB 温度
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 TICS Pro
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

5.6 电气特性

在建议运行条件下测得（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
电源特性
IDD_DIG 内核电流消耗
(VDD_DIG)		 18 mA
IDD_IN 内核电流消耗
(VDD_IN)		 38 mA
IDD_PLL1 内核电流消耗
(VDD_PLL1)		 启用 DPLL 和 APLL1 110 mA
IDD_XO 内核电流消耗
(VDD_XO)		 20 mA
IDD_PLL2 内核电流消耗
(VDD_PLL2)		 禁用 APLL2 20 mA
启用 APLL2 120 mA
IDDO_x 每个通道的输出电流消耗(3)
(VDDO_x)		 启用输出多路复用器和分频器，不包括驱动器
分频器值 = 2 至 6		 50 mA
启用输出多路复用器和分频器，不包括驱动器
分频器值 > 6		 70 mA
AC-LVDS 11 mA
AC-CML 14 mA
AC-LVPECL 16 mA
HCSL、50Ω 负载至 GND 25 mA
1.8V LVCMOS (x2)、100MHz 6 mA
IDDPDN 总电流消耗（所有 VDD 和 VDDO 引脚，3.3V） 器件断电（PDN 引脚保持低电平） 56 mA
XO 输入特性 (XO)
fIN 输入频率范围   10   100 MHz
VIN-SE 单端输入电压摆幅 LVCMOS 输入，直流耦合至 XO_P 1   2.6 Vpp
VIN-DIFF 差分输入电压摆幅(11) 差分输入 0.4   2 Vpp
VID 差分输入电压摆幅(11) 差分输入 0.2 1 |V|
dV/dt 输入压摆率(13)   0.2 0.5   V/ns
IDC 输入占空比   40   60 %
IIN 输入泄漏 禁用 50Ω 和 100Ω 内部端接 -350   350 µA
基准输入特性（PRIREF、SECREF）
fIN 输入频率范围 差分输入(4) 5   800 MHz
fIN 输入频率范围 LVCMOS 输入 2   250 MHz
VIN-SE 单端输入电压摆幅 LVCMOS 输入，直流耦合至 xREF_P 1     Vpp
VIN-DIFF 差分输入电压摆幅(11) 差分输入 0.4   2 Vpp
VID 差分输入电压摆幅(11) 差分输入 0.2 1 V
dV/dt 输入压摆率(13)   0.2 0.5   V/ns
IIN 输入泄漏 禁用 50Ω 和 100Ω 内部端接 -350   350 µA
VCO 特性
fVCO1 VCO1 频率范围 2499.875 2500 2500.125 MHz
fVCO2 VCO2 频率范围 5500 6250 MHz
APLL 特性
fPD1 APLL1 相位检测器频率 1 50 MHz
fPD2 APLL2 相位检测器频率 10 150 MHz
AC-LVDS 输出特性 (OUTx)
fOUT 输出频率(5)       800 MHz
VOD 输出电压摆幅 (VOH - VOL) fOUT ≥ 25MHz；在 156.25MHz 时的典型值 250 350 450 mV
VOUT-DIFF 差分输入电压摆幅，峰峰值     2×VOD   Vpp
VOS 输出共模   100   430 mV
tSK 输出到输出偏斜 相同的后分频器、输出分频值和输出类型     100 ps
tR/tF 输出上升/下降时间(12) 20% 至 80%，< 300MHz   225 350 ps
中心点附近 ±100mV，≥ 300 MHz   85 250 ps
PNFLOOR 输出相位噪底 fOUT = 156.25MHz；fOFFSET > 10MHz   -160   dBc/Hz
ODC 输出占空比(9)   45   55 %
AC-CML 输出特性 (OUTx)
fOUT 输出频率(5)       800 MHz
VOD 输出电压摆幅 (VOH - VOL) fOUT = 156.25MHz 时的典型值 400 600 800 mV
VOUT-DIFF 差分输入电压摆幅，峰峰值   2×VOD   Vpp
VOS 输出共模   150   550 mV
tSK 输出到输出偏斜 相同的后分频器、输出分频值和输出类型     100 ps
tR/tF 输出上升/下降时间(12) 20% 至 80%，< 300MHz   225 300 ps
中心点附近 ±100mV，≥ 300 MHz   50 150 ps
PNFLOOR 输出相位噪底 fOUT = 156.25MHz；fOFFSET > 10MHz   -160 dBc/Hz
ODC 输出占空比(9)   45   55 %
AC-LVPECL 输出特性 (OUTx)
fOUT 输出频率(5)       800 MHz
VOD 输出电压摆幅 (VOH - VOL) fOUT = 156.25MHz 时的典型值 500 800 1000 mV
VOUT-DIFF 差分输入电压摆幅，峰峰值   2×VOD   Vpp
VOS 输出共模   300   700 mV
tSK 输出到输出偏斜 相同的后分频器、输出分频值和输出类型     100 ps
tR/tF 输出上升/下降时间(12) 20% 至 80%，< 300MHz   200 300 ps
中心点附近 ±100mV，≥ 300 MHz   35 100 ps
PNFLOOR 输出相位噪底 fOUT = 156.25MHz；fOFFSET > 10MHz   -162   dBc/Hz
ODC 输出占空比(9) 45   55 %
HCSL 输出特性 (OUTx)
fOUT 输出频率(5)       400 MHz
VOH 输出高电压   600   880 mV
VOL 输出低电压   -150   150 mV
tSK 输出到输出偏斜 相同的后分频器、输出分频值和输出类型     100 ps
dV/dt 输出压摆率(12) 中心点附近 ±150mV 1   4 V/ns
PNFLOOR 输出相位噪底 (fOFFSET > 10MHz) 100MHz   -160   dBc/Hz
ODC 输出占空比(9) 45 55 %
1.8V LVCMOS 输出特性 (OUT[4:7])
VOH 输出高电压 IOH = 1mA 1.2     V
VOL 输出低电压 IOL = 1mA     0.4 V
IOH 输出高电平电流     -23   mA
IOL 输出低电平电流   20   mA
tR/tF 输出上升/下降时间 20% 至 80%   250   ps
tSK 输出到输出偏斜 相同的后分频器、输出分频值和输出类型     100 ps
tSK 输出到输出偏斜 相同的后分频器、输出分频值、LVCMOS-to-DIFF     1.5 ns
PNFLOOR 输出相位噪底 fOUT = 66.66MHz；fOFFSET > 10MHz -160   dBc/Hz
ODC 输出占空比(9)   45 55 %
ROUT 输出阻抗   50   Ω
fOUT 输出频率   1E-6   200 MHz
3 电平逻辑输入特性（HW_SW_CTRL、GPIO1、REFSEL、STATUS[1:0]）
VIH 输入高电压   1.4     V
VIM 输入中电压 输入悬空，使用内部偏置且 PDN 拉至低电平 0.7   0.9 V
VIL 输入低电压       0.4 V
IIH 输入高电流 VIH = VDD -40   40 µA
IIL 输入低电流 VIL = GND -40   40 µA
2 电平逻辑输入特性（PDN、GPIO[2:0]、SDI、SCK、SCS）
VIH 输入高电压   1.2     V
VIL 输入低电压       0.6 V
IIH 输入高电流 VIH = VDD -40   40 µA
IIL 输入低电流 VIL = GND -40   40 µA
SR 输入压摆率 0.5 V/ns
逻辑输出特性（STATUS[1:0]、SDO）
VOH 输出高电压 IOH = 1mA 1.2 V
VOL 输出低电压 IOL = 1mA 0.6 V
tR/tF 输出上升/下降时间 20% 至 80%，LVCMOS 模式，1kΩ 至 GND   500   ps
SPI 时序要求（SDI、SCK、SCS、SDO）
fSCK SPI 时钟频率     20 MHz
SPI 时钟速率；NVM 写入 5 MHz
t1 SCS 至 SCK 设置时间   10   ns
t2 SDI 至 SCK 设置时间   10     ns
t3 SDI 至 SCK 保持时间   10     ns
t4 SCK 高电平时间   25     ns
t5 SCK 低电平时间   25     ns
t6 SCK 至 SDO 有效读回数据     20 ns
t7 SCS 脉冲宽度   20     ns
t8 SDI 至 SCK 保持时间   10     ns
与 I2C 兼容的接口特性（SDA、SCL）
VIH 输入高电压   1.2     V
VIL 输入低电压       0.5 V
IIH 输入泄漏   -15   15 µA
VOL 输出低电压 IOL = 3mA     0.3 V
fSCL I2C 时钟速率 标准     100 kHz
快速模式     400
tSU(START) 启动条件设置时间 在 SDA 为低电平之前 SCL 为高电平 0.6     µs
tH(START) START 条件保持时间 在 SDA 为低电平之后 SCL 为低电平 0.6     µs
tW(SCLH) SCL 脉冲宽度高电平   0.6     µs
tW(SCLL) SCL 脉冲宽度低电平   1.3     µs
tSU(SDA) SDA 设置时间   100     ns
tH(SDA) SDA 保持时间 在 SCL 为低电平之后 SDA 有效 0   0.9 µs
tR(IN) SDA/SCL 输入上升时间       300 ns
tF(IN) SDA/SCL 输入下降时间       300 ns
tF(OUT) SDA 输出下降时间 CBUS ≤ 400pF     300 ns
tSU(STOP) 停止条件建立时间   0.6     µs
tBUS STOP 和 START 之间的总线空闲时间   1.3     µs
电源噪声抑制 (PSNR)/串扰杂散
PSNR 电源噪声引起的杂散 (VN = 50mVpp)(6)(7) VDD = 3.3V，VDDO_x = 3.3V，156.25MHz，AC-DIFF 输出 -83 dBc
VDD = 3.3V，VDDO_x = 3.3V，156.25MHz，HCSL 输出 -78 dBc
PSNR 电源噪声引起的杂散 (VN = 25mVpp)(6)(7) VDD = 3.3V，VDDO_x = 1.8V，156.25MHz，AC-DIFF 输出 -63 dBc
VDD = 3.3V，VDDO_x = 1.8V，156.25MHz，HCSL 输出 -58 dBc
VDD = 3.3V，VDDO_x = 1.8V，156.25MHz，LVCMOS 输出 -45 dBc
SPURXTALK 输出到输出串扰（相邻通道）引起的杂散电平(7) fOUTx = 156.25MHz，fOUTy = 155.52MHz，AC-LVPECL -75 dBc
SPUR 12kHz 至 40MHz 频带范围内的最高杂散水平（不包括输出串扰和整数边界杂散）(7) fVCO1 = 2500MHz，fVCO2 = 6065.28MHz，fOUTx = 156.25MHz，fOUTy = 155.52MHz，AC-LVPECL  -80 dBc
PLL 时钟输出性能特征
RJ RMS 相位抖动（12kHz 至 20MHz），包括杂散(14) 来自 APLL1 的 312.5MHz AC-DIFF 输出，fXO = 48.0048MHz，fPD1 = fXO/2，fVCO1 = 2.5GHz 50 100 fs RMS
RJ RMS 相位抖动（12kHz 至 20MHz），包括杂散(14) 来自 APLL1 的 156.25MHz AC-DIFF 输出，fXO = 48.0048MHz，fPD1 = fXO/2，fVCO1 = 2.5GHz 60 100 fs RMS
RJ RMS 相位抖动（12kHz 至 20MHz），包括杂散(14) 来自 APLL2 的 153.6MHz AC-DIFF 输出，fXO = 48.0048MHz，fPD1 = fXO/2，fVCO1 = 2.5GHz，fPD2 = fVCO1/18，fVCO2 = 5.5296GHz 125 250 fs RMS
RJ RMS 相位抖动（12kHz 至 20MHz），包括杂散(14) 来自 APLL2 的 155.52MHz AC-DIFF 输出，fXO = 48.0048MHz，fPD1 = fXO/2，fVCO1 = 2.5GHz，fPD2 = fVCO1/18，fVCO2 = 5.59872GHz 125 250 fs RMS
BW DPLL 带宽范围(8) 已编程的带宽设置 0.01 4000 Hz
JPK DPLL 闭环抖动峰值(10) fREF = 25MHz，fOUT = 10MHz，DPLL 带宽 = 0.1Hz 或 10Hz   0.1   dB
JTOL 抖动容差 抖动调制 = 10Hz，25.78125Gbps 6455   UI p-p
tHITLESS 两个误差为 0ppm 的基准输入之间的相位中断 在同一频率下两个时钟输入之间的单个切换事件中有效 ±50 ps
fHITLESS 无中断切换期间的频率瞬态 在同一频率下两个时钟输入之间的单个切换事件中有效 ±10 ppb
(1) 对于在给定配置中启用的所有块，对每个引脚的单个 IDD_x 和 Iddo_x 进行求和，可以估算器件总电流。
(2) 配置 A（禁用 APLL2 以外的所有 PLL 块）：fREF = 25MHz，fXO = 48.0048MHz，fVCO1 = 2.5GHz。
(1) 配置 B（所有 PLL 块启用）：fREF = 25MHz，fXO = 48.0048MHz，fVCO1 = 2.5GHz，fVCO2 = 5598.72GHz，PLL2_P1 = 3。
(3) 工作输出的 IDDO_x 电流是多路复用器、分频器和输出格式的总和。
(4) 对于低于 5MHz 的差分输入时钟，TI 建议禁用差分输入振幅监控器并启用至少一个其他监控器（频率、窗口检测器）来验证输入时钟。  否则，请考虑为低于 5MHz 的输入使用 LVCMOS 时钟。
(5) 输出频率可以超过 fOUT 最大规格，但输出摆幅可低于 VOD 最小规格。
(6) PSNR 是在将振幅为 VN 和频率为 fN（100kHz 至 1MHz 之间）的正弦噪声注入 VDD 和 VDDO_x 引脚时测得的单边带杂散电平（以 dBc 为单位）。
(7) DJSPUR (ps pk-pk) = [2 × 10(dBc/20) / (π × fOUT) × 1E6]，其中 dBc 是 PSNR 或杂散电平（以 dBc 为单位），fout 是输出频率（以 MHz 为单位）。
(8) 实际环路带宽会更低。有效环路带宽范围会受到给定配置中使用的 DPLL TDC 频率的限制。 
(9) 为分频自任一 VCO 域的 PLL 输出指定参数。
(10) 0.1dB 或更低的 DPLL 闭环抖动峰值基于 TICS Pro 软件工具配置的 DPLL 带宽设置。
(11) 最小限值适用于差分输入振幅监控器的最小设置 (Xref_LVL_SEL = 0)。
(12) 在差分输出波形下测得 (OUTx_P - OUTx_N)。
(13) 为了满足此数据表后续部分列出的抖动性能，所有输入时钟的最低建议压摆率为 0.5V/ns。  对于单端时钟尤其如此。  随着时钟输入压摆率降低，相位噪声性能开始下降。  然而，器件可在压摆率降至所列的最小值时正常工作。  与单端时钟相比，由于共模噪声抑制，差分时钟（LVDS、LVPECL）在较低压摆率下不易受到相位噪声性能下降的影响。  TI 还建议对差分时钟使用尽可能高的压摆率，以便在器件输出端实现出色相位噪声性能。
(14) 不包括输出耦合杂散