ZHCAEV9 December   2024 AM62D-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
    1. 1.1 将二进制文件加载到 AM62D
  5. 2处理器内核基准测试
    1. 2.1 C7x DSP 基准测试
      1. 2.1.1 快速傅里叶变换
      2. 2.1.2 数字信号处理
        1. 2.1.2.1 FIR
        2. 2.1.2.2 级联双二阶滤波器
        3. 2.1.2.3 点积
      3. 2.1.3 数学运算
    2. 2.2 在 A53 内核中执行的 Dhrystone
  6. 3存储器系统基准测试
    1. 3.1 临界存储器访问延迟
    2. 3.2 UDMA：DDR 至 DDR 数据复制
    3. 3.3 C7x DRU 性能：通过 DMA 进行块复制
  7. 4应用特定的基准测试
    1. 4.1 SBL 引导时间
    2. 4.2 IPC 性能
    3. 4.3 闪存
    4. 4.4 应用特定延迟
  8. 5总结
  9. 6参考资料

3.2 UDMA：DDR 至 DDR 数据复制

本节提供了使用正常容量 (NC) UDMA 通道进行 DDR 至 DDR 块复制的测试结果和观察结论。有关详细信息，请参阅表 3-2。

表 3-2 UDMA 通道类别
说明
正常容量 (NC)提供了基本数量的描述符和 TR 预取以及 Tx/Rx 控制和数据缓冲。非常适用于与片上存储器和 DDR 通信的大多数外设传输。缓冲区大小为 192B 时，此 FIFO 深度允许每个传输周期进行 3 次数据突发为 64B 的读取事务。

以下测量结果是通过使用 DDR 的 A53 上的裸机芯片验证测试收集的。传输描述符和环位于 DDR 中。测试在以下条件下完成：0.75V VDD_CORE、1.25Hz A53 内核和 3200MT/s LPDDR4。传输大小范围为 1KB 至 512KB。

NC UDMA 通道在缓冲区大小高达 512KB 时的传输容量和延迟如表 3-3 所示。

表 3-3 UDMA：DDR 至 DDR 块复制
缓冲区大小 [KB]NC 通道带宽 [MB/s]NC 通道延迟 [μs]

1

108.99

8.96

2

182.88

10.68

4

262.69

14.87

8

341.90

22.85

16

403.02

38.77

32

448.35

69.7

64

472.91

132.16

128

485.30

257.57

256

491.92

508.21

512

495.12

1009.86