ZHCAEV9 December   2024 AM62D-Q1

 

  1.   1
  2.   摘要
  3.   商标
  4. 1引言
    1. 1.1 将二进制文件加载到 AM62D
  5. 2处理器内核基准测试
    1. 2.1 C7x DSP 基准测试
      1. 2.1.1 快速傅里叶变换
      2. 2.1.2 数字信号处理
        1. 2.1.2.1 FIR
        2. 2.1.2.2 级联双二阶滤波器
        3. 2.1.2.3 点积
      3. 2.1.3 数学运算
    2. 2.2 在 A53 内核中执行的 Dhrystone
  6. 3存储器系统基准测试
    1. 3.1 临界存储器访问延迟
    2. 3.2 UDMA:DDR 至 DDR 数据复制
    3. 3.3 C7x DRU 性能:通过 DMA 进行块复制
  7. 4应用特定的基准测试
    1. 4.1 SBL 引导时间
    2. 4.2 IPC 性能
    3. 4.3 闪存
    4. 4.4 应用特定延迟
  8. 5总结
  9. 6参考资料

IPC 性能

通过在各种处理内核之间发送 10,000 条通知并测量延迟,对 IPC Notify 性能进行基准测试。所有内核都从 DDR 运行,但来自 MSRAM 的 MCU-R5 除外,表 4-3 展示了平均通知延迟。

表 4-3 IPC 消息通知延迟

本地内核

远程内核

平均消息延迟 [ns]

mcu-r5f0-0

c75ss0

2094ns

mcu-r5f0-0

a530-0

1169ns

mcu-r5f0-0

r5f0-0

1689ns

a530-0

c75ss0

2082ns

c75ss0

r5f0-0

2065ns

a530-0

r5f0-0

1000ns

通过在处理器之间发送 1000 条消息并测量消息延迟来进行基准测试。表 4-4 展示了各种消息大小的平均和最大消息延迟。

表 4-4 IPC 消息传输延迟

本地内核

远程内核

消息大小

平均消息延迟 [µs]

最大延迟 [µs]

r5f0-0

a530-0

4

6.842

10

r5f0-0

mcu-r5f0-0

4

8.933

12

r5f0-0

c75ss0

4

79.916

94

r5f0-0

a530-0

32

9.659

12

r5f0-0

a530-0

64

12.655

15

r5f0-0

a530-0

112

17.544

21

r5f0-0

mcu-r5f0-0

32

15.526

18

r5f0-0

mcu-r5f0-0

64

22.628

25

r5f0-0

mcu-r5f0-0

112

33.379

36

r5f0-0

c75ss0

32

89.926

104

r5f0-0

c75ss0

64

92.618

127

r5f0-0

c75ss0

112

113.281

128